日志
先进工艺的硬伤 -- leakage
热度 18| |
先进工艺的好处就不讲了。
以最常用的D Flip Flop 为例，查了同一家 Foundary 的几个PDK。
65/55nm: 9nA
40nm ULP: 22nA
22nm ULL: 91nA
假设芯片在待机状态下有100个DFF需要继续工作，其他数字电路全部断电。 即使这100个 DFF 只跑 32KHz，不算 dynamic power，仅仅 leakage 这一项，电流消耗为：
65/55nm: 0.9 uA
40nm: 2.2 uA
22nm: 9.1 uA
如果这个芯片是给苹果手表做的，后面两个方案基本是立马被拒了。
绝大部分速度要求不高的场合， 先进工艺可能不是很好的选择。 Mask价格贵得离谱就不说了，仅低功耗这一项， 先进工艺就不占优势了。 即使速度有要求, 在设计上多动点脑筋， 在架构上多优化， 老工艺一样可以跑得非常快。 130nm, 跑400，500MHz，也是做得到的。
看到国内这么多年轻的公司纷纷上28nm, 14nm， 有感而发。 人微言轻，但还是希望能避免一些不必要的学费。
发表评论 评论 (25 个评论)
- 回复 jake
- chip level无非就是multi power domain，multiple power mode/power scheme之类，基本想法都很朴素
orientview: 是的，我们就是想在cmos 28nm或者40nm上面做到low power low leakage，该怎么搞呢？
- 回复 orientview
- 谢谢，那岂不是要在片内做很多不同电压的LDO/DCDC ?
- 回复 orientview
- 感谢指点，有没有代表性的论文或者书籍，可以拿来参考的啊？
12
/1 
eetop公众号
创芯大讲堂
创芯人才网