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日志

分享歇博声明: 2016-4-18 23:26; 由于最近期中考试，暂时停博一周...; 893 次阅读|1 个评论

分享第六篇：数字设计--从器件到门和触发器: 2016-4-17 23:48; MicrosoftInternetExplorer4 0 2 DocumentNotSpecified 7.8 磅 Normal 0 从我目前的水平俩看，数字电路主要分为 CMOS 和 TTL 这两种（这是主要哈，还有 Bi-CMOS 等其他的），而现在的设计用得最多的还是 CMOS （互补金属氧化物半导体）器件了，所以这一讲呢就从最底层的知识开始学习，也算是 ...; 3332 次阅读|0 个评论热度 3

分享第五篇：简记test bench与modelsim仿真(二): 2016-4-16 23:38; MicrosoftInternetExplorer4 0 2 DocumentNotSpecified 7.8 磅 Normal 0 MicrosoftInternetExplorer4 0 2 DocumentNotSpecified 7.8 磅 Normal 0 MicrosoftInternetExplorer4 0 2 DocumentNotSpecified 7.8 磅 Normal 0 ...; 1213 次阅读|0 个评论

分享第四篇：简记test bench与modelsim仿真(一): 2016-4-15 23:53; 这一篇主要简单地记录一下test bench的搭建、modelsim的仿真，如果有时间呢，我再记录一下signal tap的使用。这次只要没设计仿真IPcore，所以呢仿真的步骤还是比较好的；然而小飞曾经用tcl写过仿真脚本...现在已经忘了....现在依稀记得test bench的写法和modelsim的简单使用，现在把我记得的或者我要忘记了的写在下面吧！ ...; 2256 次阅读|0 个评论

分享第三篇：状态机设计: 2016-4-15 00:23; 今天来记录一下状态机吧，固定格式一般不会忘，某些细节可能会忘，记在这里，忘记了就来翻吧！ (1)有限状态机（Finite State Machine）：由寄存器组和组合逻辑构成的硬件时序电路。有限状态：由寄存器组的0和1组合而成的若干个状态，在时钟触发下，根据组合逻辑的判断，进行状态之间的转换（寄存器组值的改 ...; 2320 次阅读|0 个评论

分享第二篇：我与Verilog的往事（二）: 2016-4-14 00:46; 今天课有点多，下周期中考试，小飞心里也是万分着急呀...敲一篇日记的时间要1+个小时（可能是因为我挫吧）....只好牺牲午睡时间和晚上下课的时间写写了。 1、数值的易忘点上面那个图是我在word写的，在Verilog中，一般一个整数我们称呼为 xx位xx进制数。数的位数和符号数的易忘点，图已经说明了。通常有时候，一 ...; 2537 次阅读|0 个评论

分享第一篇：我与Verilog的往事（一）: 2016-4-12 00:03; 已经接触Verilog一年多了，在Verilog的综合设计部分，熟悉程度还算好，然而在仿真方面就有点欠缺了（指的是语法）。我与Verilog的往事主要写我学习Verilog过程中的易错点与易忘点；对于我而言，Verilog的易错点和易忘点还是挺多的，现在把目前为止记得的易错点和易忘点写好再说，这也是（一）的原因， ...; 1482 次阅读|4 个评论

分享博客序言: 2016-4-11 15:40; 大家好，我叫小飞，今天开通了博客，目的不是专门发表技术文章，或者撰写文章来引导一下大家，我的目的是记录学习过程中的一些易忘知识点，或者在我需要的时候我能够通过我自己的博客来回忆起我学了些什么，所以以后记录有错误的地方，希望大家指正。 ...; 1105 次阅读|0 个评论

低空翾翔

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