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VHDL文件A,调用Verilog文件B
A文件中:
b:in integer range 0 to 11;
signal l : integer range 0 to 11;
signal m : integer range 0 to 11;
u_B: B
port_map(
clk_i => clk,
rst_i => rst,
...,
b => m
);
m <= l;
B文件中:
input [ 3:0] b,
编译报错
解决办法:
在A文件中,把m、b定义成in std_logic_vector(3 downto 0),然后对 l 强制转换一下
m <= std_logic_vector(to_unsigned(l,4))