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日志

DCG 综合| tcl 脚本| 后端| C/C++| RTL| C| VHDL| 密码学| 工具相关| 功耗| linux| soc|

分享 SOC电路中复位信号的约束: karyen 2023-8-31 15:15; 原则： PAD过来的异步复位可以直接false_path 经过同步器出来的都设置为ideal_network，pin/port的set_ideal_network等效于net的 set_ideal_network -no_propagate 但注意，如果逻辑门的有一个输入不是ideal，ideal特性就不能传递到输出参考贴子：数字前端设计基本电路（3） -- 复位同步电路 ...; 个人分类: DCG 综合|298 次阅读|0 个评论

分享 clk_mux的时钟如何约束: karyen 2023-8-30 18:11; mux出来的时钟，有一个分支经过了2分频，参考一些贴子，目前这么约束的据说还要把timing_enable_multiple_clocks_per_reg参数set为true，但我查了下，默认就是true，就没加参考的贴子：关于过两级mux的时序约束的添加 - 后端讨论区 - EETOP 创芯网论坛 (原名：电子顶级开发网) - https://blog.csdn.net/zhuangdk ...; 个人分类: DCG 综合|320 次阅读|0 个评论热度 1

分享 set_clock_groups 约束: karyen 2023-8-28 15:37; 转自： STA - Clock Groups：set_clock_groups_zhuangdk的博客-CSDN博客; 个人分类: DCG 综合|252 次阅读|0 个评论热度 1

分享转：芯片设计进阶之路——Reset深入理解: karyen 2023-8-24 16:09; 芯片设计进阶之路——Reset深入理解_电源芯片rstb信号_烓围玮未的博客-CSDN博客; 个人分类: DCG 综合|478 次阅读|0 个评论

分享 DC综合换工艺库后报错 -- Error：Can't find the specified library 'xxxxxx' in mem ...: karyen 2023-8-17 13:52; 之前tsmc28 30p的库想统一更换为35p的库，却报了如下Error。经检查，代码中并没有用到30p的cell，两天没找到原因后来在本论坛搜到个贴子，解决了该问题: https://bbs.eetop.cn/thread-932011-1-1.html home目录下有个 synopsys_cache* 文件，就是它存储了一些lib信息，删掉即可；或者在脚本中 ...; 个人分类: DCG 综合|538 次阅读|0 个评论

分享异步时钟约束: karyen 2023-2-6 17:16; 如图，clka和clkb异步， set_false_path -from -to set_false_path -from -to 等效于 set_clock_groups -asynchronous -group -group; 个人分类: DCG 综合|245 次阅读|0 个评论

分享 DC综合修改display限制，显示全部信息: karyen 2022-9-6 16:22; 执行get_cells * -h 等命令时，往往出现显示不全的情况，最后是... 修改collection_result_display_limit的值即可如果记不全这个变量名，可以执行printvar *limit*，报出所有带limit的变量的默认值，再修改即可如下图所示：; 个人分类: DCG 综合|430 次阅读|0 个评论热度 1

分享关于标准单元库的Track，9T、12T指什么: karyen 2022-1-6 17:24; Track是指走线轨道，和row一样，可以约束走线器的走线方向。信号线通常必须走在track上。 Std Cell的高度通常用metal2 track pitch来表示，常用的 std cell 库有 7T /9T /12T，就是以 track 来区分的。9T 就是说 std cell 的高度范围内可以走九条线。线宽固定，所以一般来讲， 7T cell 的 size 最小， 9T cell 的 size ...; 个人分类: DCG 综合|5195 次阅读|0 个评论热度 15

分享综合中的compile_preserve_subdesign_interfaces命令: karyen 2021-1-12 10:56; 通过设置set_boundary_optimization，可以阻止cell向下的边界优化；但向上，默认可以进行参数传递，如果也想阻止，需要将compile_preserve_subdesign_interfaces设为true。如果compile_ultra后加了-no_boundary_optimization，相当于compile_preserve_subdesign_interfaces设为true。例如，下图是边界优化前的结 ...; 个人分类: DCG 综合|2259 次阅读|0 个评论

分享 DCG抓取命令: karyen 2021-1-8 16:25; 如果get_cells、get_pins等命令执行后显示不全（末尾是省略号），在前面加上get_object_name即可，即get_object_name 。另一种方法是修改limit的值 set_app_var collection_result_display_limit 10000000（不一定是这个数字，尽量大就可以，如果忘记该变量名，可以用printvar *limit*报出相关的）抓取所有寄存器 ...; 个人分类: DCG 综合|3260 次阅读|0 个评论热度 1

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