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日志

Verification| UVM| Verilog| Verdi| dve| vcs| English| Script| Low Power| Misc| DC| physical design|

分享 Formality basic: yuanpin318 2019-6-26 15:59; 1. 为什么要formal verification 比较两个design的function是否一致 RTL 功能正确： function verifiation: UVM testbench + simulation 工具： systemverilog, UVM, VCS, NCSim 1.1 比较对象 RT ...; 个人分类: Misc|5355 次阅读|3 个评论热度 7

分享 handshake between 2 IP: yuanpin318 2019-6-20 17:18; 1. synchronous a. Master-slave VALID-READY Master发出"valid"表示数据准备好了, Slave发出READY的同时接受数据 Slave de-assert READY，Master看到READY为1后，也de-assert VALID b. Sink-Souce ...; 个人分类: Misc|886 次阅读|0 个评论

分享 timing violation fix: yuanpin318 2019-6-16 22:27; 1. setup violation fix a. 采用驱动能力大的cell, 牺牲了面积，换取速度 b. 加入pipeline c. 在capture clock路径上加入delay cell, 加大skew 2. hold violation fix a. 在CTS后，在数据D端加delay cell; 个人分类: Misc|507 次阅读|0 个评论

分享 long wire的处理: yuanpin318 2019-6-16 22:20; 当走线太长时，分割成几段 1. original wire 每单位长度的R，C 假设有1000个单位长度的wire, Delay = K*1000R*1000C = KRC*(10^6) 分割成10段，加9个buffer 就变成Delay = K*100R*100C+9Delay(buf) = KRC*(10^4)+9Delay(buf); 个人分类: Misc|581 次阅读|0 个评论

分享同步和异步复位: yuanpin318 2019-6-16 22:01; 1. synchronous reset 缺点：需要clock才能完成复位 2. asynchronous reset; 个人分类: Misc|479 次阅读|0 个评论

分享 Latch: yuanpin318 2019-6-16 21:48; 1. 三态门应该怎样设计？ 2. 为什么CMOS latch使用传输门结构，而不实用本科学习的双与门结构？ 3. latch 用于 timing borrowing 4. lock up latch; 个人分类: Misc|708 次阅读|0 个评论

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