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Buffer也要人命

热度 3已有 4166 次阅读| 2017-3-20 16:50 |个人分类:锁相环|系统分类:芯片设计

上一篇博客是3月3号记录的，今天是3月20号，两周多的时间，前一周把vco重新调整了一下，改善宽长比，增大负阻，为的是去掉理想的噪声源（用电流源或电压源模拟的），取而代之，将vdd设置为阶跃信号，考察vco起振条件，发现起振更难了，因此重新调整宽长比。让16条频带都能起振。可是加了负载和更换工艺库后，发现又有一些频带不起振了。查了资料发现，vco的瞬态仿真需要设置最大步长（Maxstep 一般小于振荡周期）。恍然觉得之前调节负阻可能并没有必要。

后一周设计Buffer，关于Buffer设计，真的是头大，完全没有方向，网上查了一些buffer结构，拿起来就仿，调节宽长比（发现老子好像只会瞎调宽长比），搞来搞去都没搞定。而且并没有想着需要控制静态工作点，观察buffer管子是否饱和，还是丸子同学，提醒了之后，才去注意这个问题，好弱。别看小小一个buffer，我们仍需要详细的考量设计指标，而不是一上来就把负载一加，开始调宽长比。设计一个模块，你不明白你的输入输出，是设计不出合格的电路的，特别是我用CML二分频后面接Buffer，这两个模块需要分开仿真各自的静态工作点，输出摆幅，增益也很关键。而不是连在一起，一会儿调前面模块，一会儿调后面模块。另外一点感慨就是工具使用太不熟悉了，怎样把管子的参数plot出来，可以提高设计效率。