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分享使用modelsim_ase进行时序仿真: 2015-1-31 15:20; 通过在网络上的学习，终于学会了用modelsim_ase做时序仿真了。现在总结一下。具体步骤： 1、建立工程，加入设计文件（.v或.vhd) 2、加入.vo或.vho文件（这两个文件是综合后产生的仿真文件，分别对应VERILOG HDL 和VHDL语法格式，可用quartus ii 生成） 3、将设计文件的SDF/SDO文件和要用到的编译好的原语库拷贝到当前的 ...; 个人分类: 学习心得|3210 次阅读|0 个评论

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