日志
- 分享 PCIE_DMA实例一：xapp1052详细使用说明（转）
- 一：前言 很多和我一样初学pcie的硬件工程师都会遇到这样一个问题，看了不少pcie相关的资料，还是搞不清这玩意儿到底该怎么用。于是我们打开ISE的core_generator工具，生成了一个pcie的ip核，用modelsim仿真一下example design，仔细分析一下，好像对协议部分理解更深了。至于怎么用，呵呵…… 当然，多数硬件工程师都是 ...
- 分享 Matlab fftshift 详解 - 信号处理基本功 （转）
- 一. 实信号情况 因为实信号以fs为采样速率的信号在 fs/2 处混叠，所以实信号fft的结果中前半部分对应 ,后半部分对应 1）实信号fft的结果前半部分对应 是正频率的结果,后半部分对应 是负频率的结果。大于fs/2的部分的频谱实际上是实信号的 负频率加fs的结果 。故要得到正确的结果，只需将 视在频率减去fs ...
- 分享 [转]怎样查找Xilinx的资料 -- 一个关于找教程的教程
- 俗话说“授之鱼不如授之以渔”，看到这边有人要资料有人送资料的，其实论坛不更应该是一个交流的空间么？那就让找资料更有效率一点，让大家花更多时间来交流吧。 言归正传，写这篇文章主要想介绍Xilinx各种资料的找法、分类方法和什么问题该看哪些资料。限于经验，难免有错漏，希望大家指出错误并继续补充。 Xilinx的软 ...
- 分享 ISE中Xilinx全局时钟系统的设计
- 在使用 QuartusII 设计 Altera 的 FPGA 时，对于时钟的考虑一般很少。我们想得到一个固定频率的时钟，无非就是将晶振从某个时钟管脚输入：若晶振频率即为期望频率，则可以直接使用；若与期望频率不符，则调动 IP 核生成 PLL ，配置 PLL 的输出为期望频率即可。可是若将 FPGA 换为 Xilinx ...
- 分享 Vivado下创建基于AXI-Lite的用户IP核（转）
- 本文是为一位网友所写，据说网上Vivado下自定义IP核的资料很难找~本文主要讲述了在 Vivado 下创建 AXI-Lite 型 IP 核的流程。最近问IP问题的人略多…… Vivado 为设计人员提供了很多 IP 核，但不可能完全满足我们的所有设计需求，在设计过程中，很多时候需要设计个性化的 IP 核，用于完成自己想要的功能 ...
- 分享 借助matlab对chipscope采集的数据进行分析
- 1、 首先按平时一样用 chipscope 对数据进行采样！不过为了方便以后导入 matlab 查看，这里我们建议查看采样信号要使用 bus 总线方式，这个不多说了，应该都会的。 2、 点击 file-export 选项，弹出一个 export signals 窗口， format 选择 ascii 选项， signals toExport 选 ...
- 分享 （转）Vivado使用的经验和技巧分享——Vivado中数据导入MATLAB的方法
- 这段时间在使用 Xilinx 公司的7系列 FPGA ，调试一款 TI公司 的高速ADC。鉴于目前Xilinx已经停止了对ISE开发组件的维护更新，所以果断将开发环境转到 Vivado 上来。 众所周知，ADC调试不单单是ADC芯片功能的调试，还涉及到后期对ADC芯片的性能评估和验证，这些工作都需要在MATLAB中完成。在ISE开发环境下，一般是这样 ...
- 分享 DCM使用（转）
- 目前，大型 设计 一般推荐使用同步时序电路。同步时序电路基于时钟触发沿设计，对时钟的周期、占空比、延时和抖动提出了更高的要求。为了满足同步时序设计的要求，一般在FPGA设计中采用全局时钟资源驱动设计的主时钟，以达到最低的时钟抖动和延迟。 FPGA全局时钟资源一般使用全铜层工艺实现，并设计了专用时钟缓冲与 ...
- 分享 LINK FOR MODELSIM
- Link for ModelSim介绍 Link for ModelSim®是一个把MATLAB/Simulink和针对FPGA 和ASIC的硬件设计流程无缝连结起来的联合仿真的接口扩展模块。它提供一个快速的双向连接将MATLAB/Simulink和硬件描述语言仿真器 Modelsim连接起来。使二者之间直接的联合仿真成为可能，并且让你更高效的在MATLAB/Simul ...
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