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分享 Vivado下创建基于AXI-Lite的用户IP核(转)
菜鸟要飞 2015-10-8 10:31
本文是为一位网友所写,据说网上Vivado下自定义IP核的资料很难找~本文主要讲述了在 Vivado 下创建 AXI-Lite 型 IP 核的流程。最近问IP问题的人略多…… Vivado 为设计人员提供了很多 IP 核,但不可能完全满足我们的所有设计需求,在设计过程中,很多时候需要设计个性化的 IP 核,用于完成自己想要的功能 ...
个人分类: FPGA|8696 次阅读|0 个评论
分享 借助matlab对chipscope采集的数据进行分析
菜鸟要飞 2015-9-25 09:01
1、 首先按平时一样用 chipscope 对数据进行采样!不过为了方便以后导入 matlab 查看,这里我们建议查看采样信号要使用 bus 总线方式,这个不多说了,应该都会的。 2、 点击 file-export 选项,弹出一个 export signals 窗口, format 选择 ascii 选项, signals toExport 选 ...
个人分类: FPGA|2597 次阅读|0 个评论
分享 (转)Vivado使用的经验和技巧分享——Vivado中数据导入MATLAB的方法
菜鸟要飞 2015-9-25 08:58
这段时间在使用 Xilinx 公司的7系列 FPGA ,调试一款 TI公司 的高速ADC。鉴于目前Xilinx已经停止了对ISE开发组件的维护更新,所以果断将开发环境转到 Vivado 上来。 众所周知,ADC调试不单单是ADC芯片功能的调试,还涉及到后期对ADC芯片的性能评估和验证,这些工作都需要在MATLAB中完成。在ISE开发环境下,一般是这样 ...
个人分类: FPGA|11825 次阅读|0 个评论 热度 2
分享 DCM使用(转)
菜鸟要飞 2015-9-14 08:33
目前,大型 设计 一般推荐使用同步时序电路。同步时序电路基于时钟触发沿设计,对时钟的周期、占空比、延时和抖动提出了更高的要求。为了满足同步时序设计的要求,一般在FPGA设计中采用全局时钟资源驱动设计的主时钟,以达到最低的时钟抖动和延迟。 FPGA全局时钟资源一般使用全铜层工艺实现,并设计了专用时钟缓冲与 ...
个人分类: FPGA|1184 次阅读|0 个评论
分享 (转)FPGA工程师应如何挑选ADC和DAC
菜鸟要飞 2015-6-17 11:00
将具有信号处理功能的FPGA与现实世界相连接,需要使用模数转换器(ADC)或数模转换器(DAC)。 一旦执行特定任务, FPGA系统 必须与现实世界相连接,而所有工程师都知道现实世界是以模拟信号而非数字信号运转的。这意味着需要在模拟信号域与数字信号域之间进行转换。针对手头工 ...
个人分类: FPGA|4449 次阅读|0 个评论
分享 (转)单口RAM、伪双口RAM、双口RAM与FIFO的区别
菜鸟要飞 2015-6-12 09:02
FPGA设计中,常用到的数据缓存IP有FIFO和RAM,其中RAM又分单口RAM、伪双口RAM、双口RAM。 单口与双口的区别在于,单口只有一组数据线与地址线,因此读写不能同时进行。而双口有两组数据线与地址线,读写可同时进行。FIFO读写可同时进行,可以看作是双口。 ...
个人分类: FPGA|1594 次阅读|0 个评论
分享 FPGA常见问题(FAQ)(转)
菜鸟要飞 2014-7-31 15:17
1、编译ModelSim需要的Xilinx库 2、ISE中一些常用的实用功能 3、门控时钟整理与总结 4、JTAG连接不上 5、ISE中添加属性,使ModelSim能显示仿真代码覆盖率 6、Xilinx软件安装事项 7、为什么Xilinx器件中BRAM大小是18K? 8、Toggle Path是什么意思? 9、iMPACT可不可以单独装? 不断增加中 1、编译ModelSim需要 ...
个人分类: FPGA|2840 次阅读|0 个评论
分享 FIFO使用经验2(读写使能与级联)
菜鸟要飞 2014-6-27 11:27
FIFO写数据时,写使能与数据是对齐的,读数时,在波形上看,数据比读使能晚一个周期。若是FIFO级练的话,后一级FIFO的写使能要比上一级FIFO的读使能晚一周期,这样才能衔接上。
个人分类: FPGA|2865 次阅读|0 个评论
分享 如何在EDK里查看工程的资源使用率
菜鸟要飞 2014-6-24 14:44
在工程文件夹下的implementation文件夹下打开Xlnx_auto_o.ise文件,就会进入ISE开发环境,可以查看资源使用报告
个人分类: FPGA|1114 次阅读|0 个评论

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