日志

分享 如何选择复位方式

2015-7-22 21:40

在FPGA或者数字AISC的设计中，最全局网络的考虑是很重要的，除电源网络外，还包括时钟网络和复位网络。 而通常设计者对时钟网络考虑得很多，可却忽视了复位网络，把复位信号想得很简单，其实复位跟时钟一样也是一个覆盖全局、高扇出的信号，如果处理不当也会导致意想不到的错误。在最近的一些数字电路设计的过程中，我就 ...

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分享 Clock Tree Pins

2015-5-5 15:59

CTS 的全称是Clock Tree Synthesis，其目的是尽可能的使同一个时钟信号到达各个终端节点的时间相同。 CTS的实现办法最常见的是通过在时钟信号的各个分支上插入buffer或者inverter来balance时钟信号的延迟。 Nonstop pins are pins that would normally be considered endpoints of the clock tr ...

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分享 DAC中的sinc效应

2014-10-19 20:48

看到ADI的datasheet AD9129中有提到DAC的sinc效应，从一个博客中看到如下解释： 先看理想抽样，以正弦波为例，在时域信号波形如下 再看频谱： 先看下平顶抽 样时域波形 。 在一篇文档上看到这样的一种等效，可以让图二通过一个系统函数为h(t)=1(0tTs),h(t)=0（t0,t=Ts）,这样就能 ...

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分享 Vim快速选中、删除、复制引号或括号中的内容

2014-7-24 08:19

最近刚刚发现了一些 VIM 中，快速对引号或括号等标点内的内容进行选中、删除、复制操作的超级技巧，感觉非常实用。可以极大的提高编辑效率。 以下命令可以对标点内的内容进行操作。 ci'、ci"、ci(、ci[、ci{、ci - 分别更改这些配对标点符号中的文本内容 di'、di"、di(或dib、di[、di{或diB、di - 分别删除这些配对标点 ...

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分享 一篇精简的VCS教

2014-4-22 09:07

1. Introduction In this class, we will be using the VCS Tool suite from Synopsys. The primary tools we will use will be VCS (Verilog Compiler Simulator) and VirSim, an graphical user interface to VCS for debugging and viewing waveforms. These tools are currently available on the Sun ...

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分享 Design Compiler Tutorial

2013-10-28 16:52

Design Compiler Tutorial Before running synthesis the tool environment file must be sourced. If you have not done this please go back to the environment setup page. All steps on this page may be completed from a telnet or ssh window. Create a .synopsys_dc.s ...

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分享 A 10-b 70-MS/s CMOS D/A Converter

2013-10-12 11:12

1.问题：电源线上存在压降；温度计编码的电流源阵列存在不对称性 解决方法：“Hirarchical symmtrical switching ” 2.问题：工艺中使用了“Off-axis drain-source implantation“技术，导致源漏不匹配 解决方法：使用对称版图技术 3.问题：NMOS中使用LDD技术，导致不匹配   ...

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分享 电路与人生

2013-10-7 16:17

人生如电路，理想是我们努力追求的，但现实是残酷的。看论文的时候觉得一切事光明的，但自己一尝试，发现别人的方法并不一定能达到你所理想的效果。

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分享 关于电荷注入

2013-10-7 11:04

电荷注入（charge-injection）是mos开关常见的一个问题，在这里简单的说一下： 具体的问题来源 下图是电荷注入问题的示意，MOS管导通时在沟道区会存在沟道电荷，在导通或关断的瞬间，此电荷流入或流出MOS开关，因此会改变对应节点的电压，引入误差 一般在开关开启时，由于输出和输入相 ...

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