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EETOP 创芯网论坛 (原名：电子顶级开发网) › 日志

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最新发表的日志| 推荐阅读的日志 | 芯片设计 | 硬件设计 | 嵌入式 | 人工智能 | 生活杂谈 | 其他

分享 <数字后端>项目管理经验教训总结: mervin_li 2022-6-19 23:05; 前言：过去的一年里，忙碌于low power design的后端实现项目，由于人力资源的有限，投入了大量的时间和精力在整个项目的迭代中。从项目schedule的规划到low power 结构的实现，从封装规格的讨论到后端IO的排布，从数据流到模块划分，从IP的电源规划到跨电源域的错误点修正，以及signoff'标准等等，每一项都是要耗费 ...; 971 次阅读|0 个评论热度 7

分享 FPGA其他问题: chop147 2022-6-18 19:00; 【问题1】如何知道ddr3里不空，可以读取了？答:DR3和RAM一样，是一个存储器件，它的每个内部单元都存储了当前的数据状态值。但DDR3和RAM本身，是没有“空”、“存有数据”，“数据满”等概念的。只要给地址，它就会把当前地址的数据给到总线上，而且这个地址可以读很多次。在设计的时 ...; 925 次阅读|0 个评论

分享 65W快充电源方案PN8213+PN8307低功耗: 骊微芯朋代理 2022-6-18 11:45; 65W PD快充方案不但可以支持手机的大功率快速充电还可以支持20V输出，可以为电脑充电，具有通用性好的优点，搭配氮化镓，体积可以做到很小，骊微电子推出65w快充方案PN8213+PN8307P+AP2080，具有小体积、大功率、高效率、超低待机功耗等特点，足以应对目前市场对65W PD快充的需求。 PN8213内置80 ...; 462 次阅读|0 个评论

分享 MDY专题课产品交流(JESD204B)【汇总贴】: chop147 2022-6-17 06:39; 【问题11.31】如果我这里有两个9144芯片，他们之间如何同步呢？答：1. 时钟同步，采用同一个时钟芯片，由这个时钟芯片产生多路时钟给这些AD9144，由于时钟源是相同的，所以时钟都是一样的。这样可以保证时钟的同步。 2. 由于都是一个FPGA发数据，按照JESD204B排列数据分配给各条 ...; 675 次阅读|0 个评论

分享技术培训 | 6月29日，“Design Compiler NXT: RTL Synthesis培训”开课！ ...: 青岛EDA中心 2022-6-16 16:53; 物理综合技术是数字电路设计工程师必须要掌握的一项技能，是RTL到物理实现的起点，而物理综合是一个很复杂的过程，环境、工艺库设定、时序约束编写、综合时序问题分析等等均需要综合时具有专门的知识和技能，一个好的综合网表同时也可以提高后端物理实现的质量和效率。 6月29日~7月1日，中科芯云微电子科技有限公司（ ...; 771 次阅读|0 个评论

分享 FPGA取代CPU、GPU成为机器人新宠: chop147 2022-6-16 14:44; 十年前，微软创始人比尔·盖茨在其文章《A Robot in Every Home》里提出他对未来的憧憬：机器人将会像个人电脑一样进入每个家庭，为人类服务。随着人工智能以及智能硬件在过去几年的飞速发展，到了2016年的今天，笔者坚信各项技术已臻成熟，智能机器人很快进入商业化时代，盖茨的愿景也极有可能在5到10年内实现。要想机 ...; 455 次阅读|0 个评论

分享 VHDL调用verilog模块，接口类型不一致报错，如何解决？: karyen 2022-6-16 11:05; VHDL文件A，调用Verilog文件B A文件中： b：in integer range 0 to 11; signal l : integerrange 0 to 11; signal m : integerrange 0 to 11; u_B: B port_map( ...; 718 次阅读|0 个评论热度 1

分享精密仪器项目(JESD204B): chop147 2022-6-16 06:24; 【问题11.16】为什么v5版本是6.4Glane速率，而v7就是3.2Glane速率了，都是10~40M的正弦波啊？答：LANE的速率，可以大于等于“需要的速率”，只要能保证传输即可。【问题11.17】专题课实现的最高采样率是多少？答：专题课里有多个工程案例，实现的最高采样率是1Gbps。理论上，AD9144是可以实现2 ...; 503 次阅读|0 个评论

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