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物理综合技术是数字电路设计工程师必须要掌握的一项技能,是RTL到物理实现的起点,而物理综合是一个很复杂的过程,环境、工艺库设定、时序约束编写、综合时序问题分析等等均需要综合时具有专门的知识和技能,一个好的综合网表同时也可以提高后端物理实现的质量和效率。
6月29日~7月1日,中科芯云微电子科技有限公司(青岛EDA中心)将联合Synopsys、青岛集成电路人才创新培养联盟、青岛微电子创新中心举办“Design Compiler NXT: RTL Synthesis培训”,通过理论和实践结合的方式,不仅是对综合技术的概念、流程、时序约束等基础知识的描述,更重点的是对物理综合的实例分析、逻辑综合DC NXT工具、工程技巧的归纳及升华,通过本次培训学员能使用DCNXT实现物理综合,可以完成RTL到coarse placement的netlist的完整过程,并且有能力分析综合过程中的时序问题。
课程目标 At the end of this workshop the student should be able to: Load the logic libraries, as well as physical technology and design data which are required for synthesis in Design Compiler NXT Topographical mode. Read in a hierarchical RTL design. Constrain a complex design for timing (includes: ideal clock modeling using master, virtual and generated clocks; input and output port constraints; modeling mutually-exclusive, asynchronous and multi-cycle clocks). Apply DC Ultra techniques to achieve timing closure with good post-layout correlation (includes: auto-ungrouping, boundary optimization, test-ready synthesis, adaptive and register retiming, prioritizing and enabling high-effort timing optimization, path groups, TNS-driven placement). Take advantage of Design Compiler NXT features to improve timing closure, reduce congestion, and improve post-placement timing correlation (includes: register duplication, net layer optimization, netlist topology optimization and physical guidance to ICC or ICC II). Generate and interpret timing and constraint reports. Analyze global route-based congestion. Generate output data (netlist, constraints, scan-def, coarse placement) that is needed to implement layout (place and route). Write DC-Tcl scripts to constrain designs, and run synthesis. 课程安排 时 间 内 容 D a y 1 9:30-10:00 0.Introduction to Synthesis 10:00-10:10 Break 10:10-11:30 1.Data Setup for Design Compiler NXT Topographical Mode 13:30-14:00 2.Accessing Design and Library Objects 14:00-14:10 Break 14:10-15:30 3.Constraints: Reg-to-Reg and I/O Timing 15:40-16:30 Lab1 16:40-17:30 Lab3 D a y 2 9:30-10:00 4.Constraints: Input Transition and Output Loading 10:00-10:10 Break 10:10-11:30 5.DC Ultra Synthesis Techniques 13:30-14:30 5.DC Ultra Synthesis Techniques 14:30-14:40 Break 14:40-15:40 Lab4 15:40-16:30 Lab5 D a y 3 9:30-10:00 6.Timing Analysis 10:00-10:10 Break 10:10-11:30 7.Constraints: Multiple Clocks and Exceptions 13:30-14:30 8.Design Compiler NXT: SPG Flow, Congestion, Layout GUI 14:30-14:40 Break 14:40-15:30 9.Constraints: Complex Design Considerations 15:30-15:40 Break 15:40-16:00 10.Post-Synthesis Output Data 16:00-16:20 11.Conclusion 16:20-17:00 Lab7 17:00-17:30 Lab9 讲师介绍 Sun Jingyang | 应用工程师 曾就职于国内某上市公司芯片部,主要从事数字芯片设计与验证工作,有多次成功流片经验。现就职于Synopsys,担任应用工程师,精通Synopsys数字前端设计以及验证工具,曾为多家国内外知名半导体企业提供技术支持,并主要承担Design Compiler NXT,PrimeTime, Formality等课程的培训。 适用人群 1、数字IC设计、后端工程师 2、集成电路领域的高校科研人员 3、集成电路相关专业在校生 学员要求 1、熟练使用unix/linux系统,了解TCL基本语法 2、了解digital asic design的基本概念 Ø 了解组合和时序逻辑的功能,编写过verilog/Vhdl代码 Ø 对于setup/hold timing有了解(知道setup time如何计算,hold time如何计算,以及他们的概念) Ø 对于timing constraint有基本的概念(例如MCP, false path, clock group, input/output delay) 3、了解物理综合的基本概念 收费标准 1. 标准学费2400元/人; 2. 学费早鸟价2000元/人,即日起至6月24日前交费可享受,仅限10个名额,先到先得; 3. 在校大学生,凭学生证可以享受800元/人优惠价格; 码上报名 时间:2022年6月29日~7月1日 组织单位:中科芯云微电子科技有限公司(青岛EDA中心)、Synopsys、青岛集成电路人才创新培养联盟、青岛微电子创新中心 培训方式:ZOOM+专业云平台(培训使用ZOOM直播,专业云平台进行实操) 说明 ① 园区企业申请表盖章后,扫描件或者照片发送至zhoushh@chip-cloud.com,审核通过即可参加。 ② 学生注册费,需提供学生证或所在学校出具的学生证明(加盖学校或学院公章),扫描件或者照片发送至zhoushh@chip-cloud.com,审核通过后即可参加。 ③ 学费含授课费、资料费,培训教材邮寄给学员个人。 ④ 未尽事宜,请咨询:18661959955 周老师 付款信息 户 名:中科芯云微电子科技有限公司 开户行:中国建设银行青岛崂山支行 账 号: 37150198682700000951 银行转账 支付宝支付 请于6月26日前,将报名费汇入左侧账户,并在备注中注明(6月29日培训+单位+学员姓名),可开发票。 证书 本次培训由青岛EDA中心及Synopsys联合举办,按时完成培训任务的学员将获得由中科芯云微电子科技有限公司(青岛EDA中心)及Synopsys联合出具的培训证书。