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最新发表的日志| 推荐阅读的日志 | 芯片设计 | 硬件设计 | 嵌入式 | 人工智能 | 生活杂谈 | 其他

分享软板当然可以弯折啊，只是容易弯出问题而已: edadoc2013 2023-11-13 15:23; 高速先生成员：黄刚每次在介绍具体案例之前，都还是先铺垫下基础知识吧。今天讲的是一个软板的案例，我们循例先介绍下软板的概念。相信大多数的硬件工程师，PCB设计工程师或者测试工程师都见过，就是像下面的这些了。它作为产品来使用的话概括起来有以下几个特点： •1 可自由弯曲、折叠、卷绕 ...; 353 次阅读|1 个评论热度 1

分享 Model Inspector—软件模型静态规范检查工具: hirain123 2023-11-13 11:46; 产品概述 Model Inspector （MI）原厂商是韩国Suresoft，是KOLAS国际公认测评机构，旨在提升安全关键领域软件可信度。MI用于开发过程中模型的静态检查，包括规范检查、复杂度度量，提供MAAB、HIS、CG、MISRA_AC_SLSF、MISRA_AC_TL、dSPACE标准规范及检查，检查Simulink、Targetlink等模 ...; 349 次阅读|0 个评论

分享指定hcell后， LVS EXPAND SEED PROMOTION NO|YES: xxd2000li 2023-11-12 11:01; 指定hcell后，有时候需要把 LVS EXPAND SEED PROMOTION YES 才能提取正确; 416 次阅读|0 个评论

分享 lvl脚本分享: 金城黄 2023-11-11 15:45; #!/bin/csh if($#!=2$#!=3)then echo\e \e ` setC2=`calibredrv-aputs ` #GeneratetheXORrulefileusingdbdiff if($#==2)t ...; 414 次阅读|0 个评论热度 1

分享模拟仿真用的spice库: Iamliutt 2023-11-10 16:40; 工艺库的spice modle中一般有tt/ss/ff_total_mos_moscap和ttg/ssg/ffg_global_localmc_moscap的lib，二者有何区别？（1） FF/SS是单次total MC 的边界，而在做sign-off时更多用的则是global + local corner（FFG/SSG）——用来提取时序库； &nb ...; 612 次阅读|0 个评论热度 1

分享 RVS—面向目标硬件的软件性能测试工具: hirain123 2023-11-10 16:01; 产品概述 Rapita Verification Suite （简称：RVS），为美国Danlaw公司提供的一款嵌入式系统在板测试套件，主要应用于汽车领域。其产品符合ISO-26262、DO178B/C、IEC-61508等行业标准，兼容Vxworks、Linux、SYSBIOS等操作系统，支持C、C++、Ada多种语言，多方位支撑TI、IBM、Intel、ARM ...; 368 次阅读|0 个评论

分享反向器输出端毛刺【转帖】: 旋转的地球 2023-11-10 13:50; 原贴：https://bbs.eetop.cn/thread-927603-1-1.html 原因：信号跳变沿处可以等效为一个高频信号，NMOS和PMOS的cgd对这个高频信号而言是低阻通路，所以在信号跳变时信号会通过电容前馈到输出从而产生毛刺。等信号在低（高）电平稳定后，输出才会被上（下）拉到VCC(GND)。在输出端加一个电容负载，可以有效 ...; 365 次阅读|0 个评论

分享 Cadence ADE如何设置默认model library: 旋转的地球 2023-11-9 21:25; https://blog.eetop.cn/blog-918460-38034.html?from=singlemessage 在Cadence ADE仿真的时候，都希望默认的ModelLibrary就是自己当前使用工艺的Model设置，可是在存在多个工艺库的时候，Cadence在启动的时加载的libInit.il文件肯定只能是某个特定的，可以在.cdsinit文件里面设置。但是如果在一次使用Cadence的时候对 ...; 1045 次阅读|0 个评论热度 5

分享异或XOR和同或XNOR的区别: 研究生笑笑 2023-11-9 19:42; https://www.geeksforgeeks.org/what-is-the-difference-between-xor-and-xnor-gate/# 异或是exclusive or，是以或运算的唯一性为真，所以解释为大家熟知的不同为真，相同为0。因为0和1不同时，1就是唯一的。同或是异或的反函数，为not XOR。; 538 次阅读|1 个评论热度 11

分享数字模块中穿线: 金城黄 2023-11-9 18:03; verilog文件修改： input A_in; output A_out; assign A_out = A_in ; 增加的穿线DEF文件和网表上都要有。; 346 次阅读|0 个评论热度 11

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