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分享 cadence使用中的TIPS——IC6中的ADE中的variables不能copy from cellview: 幻天星 2022-6-21 21:02; cadence使用中的TIPS——IC6中的ADE中的variables不能copy from cellview 原因：原理图中的器件view name用的不是symbol而是别的类型。解决方案：图中的view name需要改成symbol才行。然后保存后再去ADE里面就可以copy from cellview。 ...; 798 次阅读|0 个评论热度 3

分享求 voltus EM使用流程。: Rithan_liqian 2022-6-21 19:35; 各位大佬请赐给小弟一份voltus使用教程或者lab，感激不尽; 768 次阅读|3 个评论热度 2

分享性能好于台积电3纳米！英特尔公布Intel 4工艺技术细节: jackzhang 2022-6-21 12:07; 来源：semiwiki 作者：Scotten Jones 编译：EETOP 原文： https://semiwiki.com/semiconductor-manufacturers/intel/314047-intel-4-presented-at-vlsi/ 英特尔将在 VLSI 技术会议上展示他们的Intel 4工艺。近期，来自英特尔的 Bernhard Sell (Ben) 向媒体简要介绍了Intel 4这一工艺，并为我们提供了早期访问该 ...; 994 次阅读|0 个评论

分享 <数字后端>项目管理经验教训总结: mervin_li 2022-6-19 23:05; 前言：过去的一年里，忙碌于low power design的后端实现项目，由于人力资源的有限，投入了大量的时间和精力在整个项目的迭代中。从项目schedule的规划到low power 结构的实现，从封装规格的讨论到后端IO的排布，从数据流到模块划分，从IP的电源规划到跨电源域的错误点修正，以及signoff'标准等等，每一项都是要耗费 ...; 1014 次阅读|0 个评论热度 7

分享 FPGA其他问题: chop147 2022-6-18 19:00; 【问题1】如何知道ddr3里不空，可以读取了？答:DR3和RAM一样，是一个存储器件，它的每个内部单元都存储了当前的数据状态值。但DDR3和RAM本身，是没有“空”、“存有数据”，“数据满”等概念的。只要给地址，它就会把当前地址的数据给到总线上，而且这个地址可以读很多次。在设计的时 ...; 978 次阅读|0 个评论

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