一.最基本题型(说明:此类题型比较简单) 1.烧一根不均匀的绳,从头烧到尾总共需要1个小时。现在有若干条材质相同的绳子,问如何用烧绳的方法来计时一个小时十五分钟呢? 2.你有一桶果冻,其中有黄色、绿色、红色三种,闭上眼睛抓取同种颜色的两个。抓取多少个就可以确定你肯定有两个同一颜色的果冻?(5 ...
在电子系统设计中,为了少走弯路和节省时间,应充分考虑并满足抗干扰性的要求,避免在设计完成后再去进行抗干扰的补救措施。形成干扰的基本要素有三个: (1)干扰源,指产生干扰的元件、设备或信号,用数学语言描述如下:du/dt,di/dt大的地方就是干扰源。如:雷电、继电器、可控硅、电机、高频时钟等都可 ...
交越失真:又称小信号失真,在输入信号幅度很小时,进入了输入特性的弯曲段,是乙类推挽功放电路中静态电流过小所致。方法是适当提高静态电流。小功率放大器静态电流在2-4mA(如收音机功放),大功率功放可选十多mA。 饱和失真:静态工作点过大,在信号正半周进 ...
一个异步FIFO 为N*64 题干为: parameter: 1)Bus's clock is 500Mhz,width is 16 bit. 2)The tipycal data payload packet is 8QW,the ACK packet is 2 DW. 3)The latency from receiver receiving the complete data packet to send out the ACKpacket is 20ns. 4)The throughput of transmitter FIFO's input and ou ...
扇出应该是一个门对它后续门的驱动能力,那么就是说对于某个门它都有一个扇出的限制数,书上说超出了这个限制数,后续门的工作状态可能就不正常了。那么我现在有几个问题请求和朋友们探讨一下: 1.如果我需要驱动的门的数目超出了扇出限制,那么我在扇出的位置增加驱动器可行么?那么是不是只要多加驱动器就可以驱动无 ...
简介: 本文在说明全数字锁相环的基础上,提出了一种利用 FPGA 设计一阶全数字锁相环的方法,并给出了关键部件的RTL可综合代码,并结合本设计的一些仿真波形详细描述了数字锁相环的工作过程,最后对一些有关的问题进行了讨论。 原文:全数字锁相环的设计( http://techcenter.dicder.com/20 ...
以下是用verilog语言写的同步双端口设计文件(来自Actel官方文件中) 9T9GUqsV4T14223 }"gusk7i0A :V*g,Xez14223 自己综合和仿真测试过,没问题 EDA中国门户网站:u3a4a0eqD-xg+j{ 推荐: 想学好写RAM和测试的值得研究 8H o+ut(KN4xW14223 EDA中国门户网站.x3b4^/K|,oQw ...
一种异步FIFO的设计方法 使用FIFO同步源自不同时钟域的数据是在数字IC设计中经常使用的方法,设计功能正确的FUFO会遇到很多问题,探讨了两种不同的异步FIFO的设计思路。两种思路都能够实现功能正确的PIFO。 本文所研究的FIFO,从硬件的观点来看,就是一块数据 ...
目前数据采集系统朝着高速和高精度的方向发展。随着 FPGA 的集成度和运行速度的提高,可以满足高速数据采集系统的需求。FPGA内部具有丰富的存储单元,易于实现各种存储器(如 FIFO 、双口RAM等);另外,基于查找表的逻辑单元可用于实现各种数字信号处理(如滤波等),以辅助DSP处理器做各种预处理。 TI公司推出的高性 ...
1 引言 FIFO(First In First Out)是一种具有先进先出存储功能的部件,在高速数字系统当中通常用作数据缓存。在高速数据采集、传输和实时显示控制领域中,往往需要对大量数据进行快速存储和读取,而这种先进先出的结构特点很好地适应了这些要求,是传统RAM无法达到的。 许多系统都 ...
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