相比较system
verilog,SystemC的core language缺少验证所需的一个关键部分,constraint randomization,其实这个东西在scv库里。
scv库中如下几个部分:
1、data的introspection,个人觉得这个部分所实现的功能类似于uvm中的
`uvm_field_xxx;当然introspection还有其它功能是uvm automatic field
所不具备的,主要是针对randomize和callback
2、constrained randomize。但是没有sv中对应的covergroup、bin等类库,不过
这个用C++实现起来不是什么难事。
3、transaction的recording。这个功能在uvm中是有的,当然需要对应的工具如VCS的
一些支持。