A). 在相同的刻蚀条件下及抛光处理（polishing）过程结束后，原本layout（版图）上
metal density较低的区域(local area)，对应在wafer上此时的metal的厚度要相比metal
density较高区域的薄。故直接影响到wafer的平坦度，从而影响后续工序的精准度，造成
IC之电性不良、直接影响wafer的良率（yield）。《〈此种情形就是上面说到的Local
area metal density difference。见Figure 1。
(ILD: inter-level dielectrics)
图片<http://www.chalayout.com/webpage/proc/metald1.jpg>

B).对一个P&R很合理的IC chip而言，内部可能不存在以上A）中的Local area metal
density difference的情形，但在某一刻蚀条件下，当whole chip metal density 过低时
（VS Rule），则wafer 上对应需要刻蚀掉的metal量就多，容易造成刻蚀不干净，有过多
metal残留于wafer上，影响后续工序。而当whole chip metal density过高时，则wafer 上
对应需要刻蚀掉的metal量就少，容易造成刻蚀过量，对正常的metal导线也去刻蚀掉。
对于foundry厂，有些工艺制程已经很成熟，光刻腐蚀的条件都有一定成熟的控制，且如果
产品均为一系列，则从良率上考虑，首先会稳定工艺上的一些参数，而后对metal
density 定下rule。从而会出现对whole chip metal density 定rule。
（附）4.解决metal density困扰问题的措施：
笼统地讲，对于metal density较低的情况，采用在空隙位置metal filling的方式来增高
metal density，即Layout Engineer常听到的adds dummy metal；对于metal density较高
的情况，则采用slot metal的方式来降低metal density。这些操作多为Layout Engineer的
工作，也有的让foundry厂来操作。