时钟线走线

   1. 表面层无时钟布线或布线长度=<500mil(关键时钟表层布线=<200mil)；并且要要完整地平面作回流，未跨分割或跨分割位置已作桥接处理。

   2. 晶振及时钟驱动电路区域TOP层无其它布线穿过；（这条有时比较难满足）。

   3. 信号线周围避免有其它信号线，在必要时满足3W原则（两线中心距为线宽的3倍），这点在布数据线或地址线排线时，一般不作此种方案考虑，而重点考虑时序（等长）。

   4. 在可能的情况下，电源层应尽量满足20h原则：即电源层边界相对于地层边界内缩板厚度的20倍。

      **20H规则：由于电源层与地层之间的电场是变化的，在板的边缘会向外辐射电磁干扰。称为边缘效应。可以将电源层内缩，使得电场只在接地层的范围内传导。以一个H（电源和地之间的介质厚度）为单位，若内缩20H则可以将70%的电场限制在接地边沿内；内缩100H则可以将98%的电场限制在内。

   5. 不同频率时钟之间满足3W原则

      **3W规则：为了减少线间窜扰，应保证线间距足够大，当线中心距不少于3倍线宽时，则可保持70%的电场不互相干扰，称为3W规则。如要达到98%的电场不互相干扰，可使用10W规则。

   6. 当时钟信号换层且回流参考平面也改变时，一般在时钟线换层过孔旁布一接地孔。

   7. 时钟布线与I/O接口、拉手条的间距>=1000mil。

   8. 时钟线与相邻平面层布线的平等长度<=1000mil。

   9. 多负载时钟结构尽量采用星形，在实际实现中一般采用在走到多负载点相对中心位置进行等长分叉方式。

  10. SDRAM布线中，SDCLK与DATA的长度相差<=800mil。

  11. 带状线（中间层走线）的典型传输速度为180ps/inch，微带线(表层走线)为140ps/inch。

接口走线要求：

   1. 差分布线规则：并行且等距、同层、等长。

   2. 接口变压器与接口连接器之间的网络长度小于1000mil。

   3. 跨分割的复位线在跨分割处加桥接措施。

   4. 接口电路的布线应遵循先防护、后滤波的原则。

   5. 接口变压器、光耦等隔离器件初、次级互相隔离，无相邻平面等耦合通路，对相应的参考平面隔离宽度大于100mil。

板的堆叠：

   1. 元件层的临近层为地平面，提供器件屏蔽层以及为定层布线层提供参考平面。

   2. 所有信号层尽可能与地平面相邻。

   3. 尽量避免2信号层直接相邻。

   4. 主电源尽可能与其对应地相邻。

   5. 兼顾层压结构对称性。

其他布线注意点：

   1. 电源层和地层之间的EMC环境较差，应避免布置对干扰敏感的信号。

   2. 信号线必须无直角。

   3. 布线尽可能靠近一个平面，并避免跨分割，若必须跨分割或者无法靠近电源地平面，这些情况仅允许在低速信号线中存在。

PCB设计技巧百问

1、在EMC测试中发现时钟信号的谐波超标十分严重，只是在电源引脚上连接去耦电容。在PCB设计中需要注意哪些方面以抑止电磁辐射呢？

EMC的三要素为辐射源，传播途径和受害体。传播途径分为空间辐射传播和电缆传导。所以要抑制谐波，首先看看它传播的途径。电源去耦是解决传导方式传播，此外，必要的匹配和屏蔽也是需要的。

2、对于一组总线（地址，数据，命令）驱动多个（多达4，5个）设备（FLASH,SDRAM,其他外设...）的情况，在PCB布线时，采用那种方式？

布线拓扑对信号完整性的影响，主要反映在各个节点上信号到达时刻不一致，反射信号同样到达某节点的时刻不一致，所以造成信号质量恶化。一般来讲，星型拓扑结构，可以通过控制同样长的几个stub，使信号传输和反射时延一致，达到比较好的信号质量。

在使用拓扑之间，要考虑到信号拓扑节点情况、实际工作原理和布线难度。不同的buffer，对于信号的反射影响也不一致，所以星型拓扑并不能很好解决上述数据地址总线连接到flash和sdram的时延，进而无法确保信号的质量；另一方面，高速的信号一般在dsp和sdram之间通信，flash加载时的速率并不高，所以在高速仿真时只要确保实际高速信号有效工作的节点处的波形，而无需关注flash处波形；星型拓扑比较菊花链等拓扑来讲，布线难度较大，尤其大量数据地址信号都采用星型拓扑时。

3、在PCB设计中，通常将地线又分为保护地和信号地；电源地又分为数字地和模拟地，为什么要对地线进行划分？

划分地的目的主要是出于EMC的考虑，担心数字部分电源和地上的噪声会对其他信号，特别是模拟信号通过传导途径有干扰。至于信号的和保护地的划分，是因为EMC中ESD静放电的考虑，类似于我们生活中避雷针接地的作用。无论怎样分，最终的大地只有一个。只是噪声泻放途径不同而已。

4、在布时钟时，有必要两边加地线屏蔽吗？

是否加屏蔽地线要根据板上的串扰/EMI情况来决定，而且如对屏蔽地线的处理不好，有可能反而会使情况更糟。

5、如何用powerPCB设定4层板的层？

可以将层定义设为

1:no plane+ component(top route)

2:cam plane或split/mixed (GND)

3:cam plane或split/mixed (power)

4:no plane+component(如果单面放元件可以定义为no plane+route)

SDRAM原理设计与布局布线规则

    与传统的SDRAM接口电路相比．Registered SDARM电路对线路电气参数的设计约束相对宽松，设计时基本不用考虑主控芯片的驱动能力；但因Registered SDRAM也是较高速的接口电路，因此其电路设计也应遵循一定的规则，以保证设计电路的可靠性和稳定性。

(1)原理设计规则

    ①在各芯片的时钟输入端设计相位调节电容，电容值可设置为10pF，可根据实测数据调整。

    ②在各SDRAM芯片的数据引脚，分别设计串接匹配电阻。匹配电阻值可设置为l0Ω。

    ③每片锁存芯片的锁存时钟分别采用时钟扩展电路的不同输出时钟。

    ④每片SDRAM芯片的输入时钟分别采用时钟扩展电路的不同输出时钟。

    ⑤在时钟扩展芯片的时钟输出脚设计串接匹配电阻。匹配电阻值可设置为l0Ω。

    ⑥锁存芯片的输出端设计串接匹配电阻。匹配电阻值可设置为lOΩ。

(2)布线规则

    ①SDRAM数据线：MPC824l到同-SDRAM芯片的数据信号走线需要进行等长控制，长度误差控制在士5％之内。

    ②SDRAM地址／控制线：锁存芯片到同-SDRAM

芯片的地址／控制信号走线需要进行等长控制，长度误差控制在士5％之内。

    ③时钟扩展电路输出到锁存芯片的2路锁存时钟，其走线需要进行等长控制，长度误差控制在士l.27mm之内。

    ④时钟扩展电路输出到SDRAM芯片的4路时钟，其走线需要进行等长控制，长度误差控制在士l.27 mm之内。

    ⑤锁存芯片到SDRAM芯片的地址／控制信号与时钟扩展电路到相应SDRAM芯片的时钟走线长度基本等长，长度误差控制在±5％以内。

    ⑥时钟扩展电路反馈时钟走线长度与时钟扩展电路到SDRAM芯片的时钟平均走线长度基本等长，长度误差控制在士l0％以内。

    ⑦MPC824l与SDRAM芯片之间的数据线、地址线、控制线以及时钟线的走线长度基本等长，长度误差控制在±10%以内。

(3)布局规则

    ①所有相位调节电容靠近接收端放置。

    ②所有时钟串接匹配电阻靠近发送端放置。

    ③SDRAM芯片数据引脚的串接匹配电阻靠近SDRAM芯片。

    ④锁存芯片输出端的串接匹配电阻靠近输出端放置。

(4)其他设计规則

    ①各走线须进行阻抗控制，即单端线按50Ω阻抗进行控制。

    ②芯片的电源脚须设汁退耦电容，容值可取O.1μF。原则上，每个电源脚均须设计一退耦电容且布局时尽可能靠近电源脚。

    ③完整的地层和电源层，至少应保证完整的地层。

    ④时钟信号尽量走内层，以减小EMI。

(5) 设计电路的调试

    按照上述规则设计的硬件电路，通常只需对相位调节电容值略作调整即可实现在100 MHz的SDRAM时钟下稳定工作。相位调节电容值的范围一般为5~15pF。若时序参数的裕量足够，相位调节电容也可不焊接。