日志
VHDL助记
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VHDL的PORT MAP声称和VERILOG不一样。
U1:xx port map (xx=>xxnew,)=>可以认为是link的标志，好比（others=>'1'）一样
这个例化，一般需要一点时间去编写，可以用一些工具完成。
而VERILOG的例化，确是一对一的。外层都是定义好的层，内层就是实际连线的，（就连元件名称也一样）
Add DUT_add(
.add1(newadd),
.
);
这个比VHDL的例化更难看一些。
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