日志
VHDL助记
|
天气: 晴朗
心情: 平静
U1:xx port map (xx=>xxnew,)=>可以认为是link的标志，好比（others=>'1'）一样
这个例化，一般需要一点时间去编写，可以用一些工具完成。
而VERILOG的例化，确是一对一的。外层都是定义好的层，内层就是实际连线的，（就连元件名称也一样）
Add DUT_add(
.add1(newadd),
.
);
这个比VHDL的例化更难看一些。
全部作者的其他最新日志
- • CCX芯片功能
- • 无线通信专用半导体公司
- • VHDL助记
- • 论坛记录
/2 
eetop公众号
创芯大讲堂
创芯人才网