SATAII/III，USB等高速串行接口，发送端驱动电路设计（一）

1.       输出端负载

高速信号发送端信号质量受到输出负载的影响，所以在仿真电路时，建立正确的的负载环境是有必要的。

发送端负载应该包括PAD寄生电容，封装寄生，PCB板寄生和传输线模型。

（1）       PAD

模拟信号的输出和输入PIN也需要做ESD保护，一般的ESD保护电路寄生电容偏大，不能满足高速信号传输需求。所以做ESD保护的电路采用反偏二极管，寄生电容应该在fp数量级。

例如1V ndio 可选用eara=14.4microns*microns；perimeter=124.8microns，版图原则是尽可能使得ndio的使用效率高些。

（2）       封装寄生

    封装的寄生主要体现在寄生电感上，一般封装厂会提供封装金线的寄生电阻和电感的寄生计算方法，一般的模型是和金线的长度和直径有关，而直径一般为PAD长或宽的一般。高速信号封装金线寄生电感可取1~2nH。

（3）       PCB板走线的寄生

PCB板走线模型可以根据板上走线提取，一般PCB厂商都可以根据PCB设计提供一个准确的数值。

（4）       传输线模型

传输线模型可以使用TDR来测量实际的传输线得到S参数，设计人员拿来直接仿真。

另一种简单的方法是自己根据SPEC要求的衰减曲线建立简单的RLC网络模拟传输线模型。

这里涉及到equalizer的设计，在做equalizer时，可以搭建RC衰减网络，衰减后的信号经过设计的equalizer均衡后，如果数据完全恢复可以认为所设计的equalizer合理。这是一位业界牛人给出的简便方法，可供参考。

2.       全速or半速

全速是时钟频率等于数据率，半速时，时钟频率为数据率的一半。

SATAIII数据率为6G，如果采用全速时钟，PLL时钟需要做到6G，这对于0.13nm CMOS工艺是个挑战，而采用半速时，时钟频率只需要3G，简化了PLL的设计。但采用半速时钟时，时钟占空比又是不可避免的问题，所以在PLL输出添加DCC电路似乎是必要的。

另外使用半速模式，需要考虑预加重数据产生的问题。当然如果预加重数据的产生放到数字部分也是可以的，但无疑增加了数据并串转换的电路复杂度。所以一般可以在并串转换结束后再考虑产生预加重数据。