***Note：1.0V电流只给出了LC_OSC CORE的电流

一.     电感选取

1.    根据TSMC65nm PDK inductor finder 选取，Q≈15 @ f=2.5G.

    由2pifL/r=15可知，电感内阻 r=1.047

2.    选取电感的考虑

1)        在TSMC65LP工艺电路设计时，没有电感模型，采用了理想电感代替，也没有添加电感内阻。在仿真过程中，发现振荡幅度非常大。

2)        从调节范围来看，电容越大，振荡器的调节范围裕量越大。当设计5G振荡器时，问题越明显；

从上述两点考虑，决定选取1nH电感。

其实第一点是错误的，简略计算振荡器幅度：

A=I*Rp=I*L^2*w^2/r 正比于 L/(r*C)

其中Rp为转化并联形式的并联电阻。

  从上推导可知，振荡幅度和寄生电阻有很大关系，所以在使用理想电感的情况下，振荡器幅度非常大时正常的，不能作为选取电感的条件。在TSMC65GP的工艺电路设计中发现该问题，但考虑到版图，决定仍采用1nH电感。

当电感选取比较小时，虽然Q值仍然可以做到>15，但-GM电路设计要求和版图布局要求很高，所以实际设计时，不容易起振。所以在以后的设计中，根据工艺，电感值可选择大的Q和L值。

二.     电路设计

1.    电路结构

如上图所示，电路采用PMOS尾电流，PMOS&NMOS互补驱动结构，该结构优点是（1）DC工作点可控；（2）偏置电流源闪烁噪声小;(3)更容易起振；（4）隔离电源噪声；（5）功耗可控制。

2.    电路分析

Zeq(s)=(r+sL)/(1+srC+s^2LC)=(1/C)*(s+r/L)/(s^2+sr/L+1/LC)

P1=(r/L)*[1+sqrt(1-4L/rrC)]/2

P2=(r/L)*[2/(rrC(1+sqrt(1-4L/rrC))/L)]

Z=r/L

理想的振荡频率为：f=1/[2pi*sqrt(LC)]

电路简单的等效模型

从LC振荡器回路阻抗与频率的函数关系可知道，要想LC振荡器起振，必须满足：

1）  Gm*|Zeq(s)|*Gm*|Zeq(s)| > 1；

2）  环路谐振相移为零。

      电感串联的寄生电阻r，使得并联谐振的电感等效为：

所以电感寄生的电阻使振荡频率变小，同时牺牲环路增益，但是从零点位置可知，如果零点小于理想振荡频率，那么零点抬升相位，使环路谐振相位为零的频率点变大，牺牲了环路增益，振荡频率变大。

现在我们粗略地计算第一个起振条件:

***个人观点***

第一，   假设寄生效应等导致电感Q≈7，即：  ，可以得 ；

第二，   忽略电容的Q变化；

可得到 ，则 可得 。在电路设计的时候设计合理的Gm对电路时必要的，如果Gm设计过大，对起振有利，但管子变大导致的寄生电容限制了调解范围，且Gm直接放大了噪声，对信号质量造成影响；如果Gm设计过小，电路起振受到影响。所以选择合理的Gm对电路性能至关重要。

三.     版图布局

因为电感Q值太小，一般在15以内，LC振荡器对版图布局和金属布线要求十分苛刻。在使用Finger电容的情况下，Finger电容的寄生电阻也对LC振荡器的起振也起到决定性作用。（黄师兄在设计LC振荡器的过程中，发现Finger电容使用的层数越少，LC振荡器越容易起振，这个结论有待探讨。）

在TSMC65LP工艺流片的LC振荡器，因为没有对版图进行布局，电路也没有做后仿，该版本设计失败。

在TSMC65GP工艺流片的LC振荡器，在LC振荡器本身的布局和金属布线做了改善，但没有考虑到电源和地线的规划。在后仿中（L仍用SPICE模型，其余部分采用XRC提取）发现，在设计的电流范围内电路仍然不振荡。推测原因有二：（1）版图设计有问题，且最大可能是底线走线寄生电阻过大；（2）增益不足，当把偏置电流提高到约为3mA时，后仿起振。