IC 设计中EDA工具的日臻完善已经使工程师完全摆脱了原先手工操作的蒙昧期。IC设计向来就是EDA工具和人脑的结合。

随着IC不断向高集成度、高速度、低功耗、高性能发展，没有高可靠性的计算机辅助设计手段，完成设计是不可能的。

IC 设计的EDA工具真正起步于80年代，1983年诞生了第一台工作站平台apollo；20年的发展，从硬件描述语言（或是图形输入工具）到逻辑仿真工具 （LOGIC SIMULICATION），从逻辑综合（logic synthesis）到自动布局布线(auto plane & route)系统；从物理规则检测(DRC & ERC)和参数提取(LVS)到芯片的最终测试；现代EDA工具几乎涵盖了IC设计的方方面面，可以说，没有EDA工具，就没有现代IC设计。

提到IC设计的EDA工具就不能不说CADENCE公司。

随着COMPASS的倒闭，它成为这个行业名副其实的“老大”。

CADENCE提供了IC design中所涉及的几乎所有工具；同样使用它的工具所花费的金额和它的名气一样的巨大。

除CADENCE公司以外，比较有名的公司包括MENTOR,AVANTI,SYNOPSYS和INVOEDA。

MENTOR和CADENCE一样，是一个在设计的各个层次都有开发工具的公司，而AVANTI因其模拟仿真工具HSPICE出名，SYNOPSYS则因为逻辑综合方面的成就而为市场认可。

下面根据设计的不同阶段和层次来谈谈这些工具。

（1）输入工具(Design input)：

对自顶而下的（TOP-DOWN）设计方法，往往首先使用Vhdl或是verilog HDL来完成器件的功能描述，代表性的语言输入工具有SUMMIT公司的Visual HDL和MENTOR公司的Renior等。

虽然很多的厂家（多为FPGA厂商）都提供自己专用的硬件描述语言输入，如ALTRA公司的AHDL，但所有的公司都提供了对作为IEEE标准的VHDL，VERILOG HDL的支持。

对自下而上的（DOWN-TOP）设计，一般从晶体管或基本门的图形输入开始，这样的工具代表性的有CADENCE公司的composer，VIEWLOGIC公司的viewdraw等，均可根据不同的厂家库而生成和输入晶体管或门电路相对应的模拟网表。

（2）电路仿真软件(Circuit simulation)：（分为数字和模拟两大类）。

电路仿真工具的关键在于对晶体管物理模型的建立，最切和实际工艺中晶体管物理特性的模型必然得到和实际电路更符合的工作波形。

随IC集成度的日益提高，线宽的日趋缩小，晶体管的模型也日趋复杂。

任何的电路仿真都是基于一定的厂家库，在这些库文件中制造厂为设计者提供了相应的工艺参数，

如TSMC0.18um Cu CMOS工艺的相关参数高达300个之多，可以用于数字仿真的工具有很多，先期逻辑仿真的目的只是为了验证功能描述是否正确。

对于使用verilog HDL生成的网表，CADENCE公司的verilog-XL是基于UNIX工作站最负盛名的仿真工具，而近年随PC工作站的出现，VIEWLOGIC的VCS和MENTOR公司的modelsim因其易用性而迅速崛起并成为基于廉价PC工作站的数字仿真工具的后起之秀。

对于VHDL网表仿真，CADENCE公司提供LEAFROG，SYNOPSYS公司有VSS，而MENTOR公司基于PC的MODELSIM则愈来愈受到新手们的欢迎。

PSPICE最早产生于Berkley大学，经历数十年的发展，随晶体管线宽的不断缩小，PSPICE也引入了更多的参数和更复杂的晶体管模型，使得它在亚微米和深亚微米工艺的今天依旧是模拟电路仿真的主要工具之一。

AVANTI是IC设计自动化软件的“英雄少年”，它的HSPICE因其在亚微米和深亚微米工艺中的出色表现而在近年得到了广泛的应用。

CADENCE公司的Spectre也是模拟仿真软件，但应用远不及PSPICE和HSPICE广泛。         

对于特殊工艺设计而言，由于它们使用的不是Si基bipolar或CMOS工艺，因而也有不同的设计方法和仿真软件，例如基于AsGa工艺的微波器件所使用的工具，较著名的有HP的eesoft等。

（3）综合工具(synthesis tools)：

用于FPGA和CPLD的综合工具包括有CADENCE的synplify，SYNOPSYS公司的FPGA express和FPGA compiler，MENTOR公司的leonardo spectrum。

一般而言不同的FPGA厂商提供了适用于自己的FPGA电路的专用仿真综合工具，比如ALTERA公司的MAXPLUS2仅仅适用它自己的MAX系列芯片；而foundation则为XILINX器件量身定做......

最早的IC综合工具应该是CADENCE的buildgates，而CADENCE最新版本的Envisia Ambit(R)则在99年在asic international公司成功用于240万门的设计。

使用较广泛的还有SYNOPSYS的design compiler和behavial compiler。

基于不同的库，逻辑综合工具可以将设计思想转化成对应一定工艺手段的门级电路，将初级仿真中所没有考虑的门沿gates delay反标到生成的门级网表中,返回电路仿真阶段进行再仿真。最终仿真结果生成的网表称为物理网表。

（4）layout工具和自动布局布线（auto plane & route）工具

CADENCE的design framework是常用的基于UNIX工作站的全定制设计的布局布线软件，和silicon ensemble ，Envisia place &route DSM（CADENCE的版图输入工具virtuoso）

（5）物理验证（physical validate）和参数提取(LVS)工具依然可以分成为ASIC和FPGA两大类。

ASIC设计中最有名、功能最强大的是CADENCE的Dracula（这一句就当是在给CADENCE吹牛），

CADENCE的中文意译是韵律，大概是想说自己在捞钱的时候有着高雅从容的气度，有点欲盖弥彰的意思；抑或是说自己的产品都是艺术品，有点臭美的意思。

基于这样的思路，其组件的命名大多与艺术有关。Virtuoso就是艺术家，Diva就是歌剧中的女主角，Composer就是作曲家，Allegro就是乐章。

但 是有2个异类。一个是模拟仿真组件Spectre，一个是版图验证组件Dracula；一个是幽灵，一个是吸血鬼，这2个东东的共性就是难缠，当然，依然 不忘了“优雅”一词，移动都用飘或者飞的，也不知这2个名字是取给对手还是客户听的。（不过AVANTI也不是善茬儿，弄出了P&R组件 Apollo和版图验证Hercules，一个太阳神一个大力神，都是帅哥+肌肉男，对小女生具有相同当量的杀伤力）

正如后面将要提到的，流片一 次的费用动辄上万，实在是有钱人的游戏，为了保证每次能够不花冤枉钱，版图验证就尤其重要，具体包括设计规则检查DRC(Design Rule Check)、电气规则检查ERC(Electrical Rules Check)、版图原理图对比LVS(Layout Versus Schematic)、版图参数提取LPE(Layout Parameter Extract)、寄生电阻提取PRE(Parasitic Resistance Extraction)。

CADENCE的Dracula作为公认的版图验证标准，几乎全世界的IC公司都拿它来作为sign off的凭证，工具标价20万美刀，折合成人民币就要乘上个8.4的系数，吸血鬼的本性表露无遗。

CADENCE还提供了另外一套验证系统，Diva是整合在Virtuoso环境内的，言下之意，就是free的，看上去有些搬起石头砸自己的脚，其实不然。

天 下没有免费的午餐，Diva在验证小面积的layout时，速度较快，同时由于采取on-line交互方式，界面友好，易于上手。但缺点是做大型晶片或 whole chip无法进行完整验证，这个时候还是需要基于batch-running方式的Dracula粉墨登场。

Diva只适合教学使用，培养出大批的CADENCE操作员，结合它的中文意义，正是一招美人计：

歌剧女主角动感撩人，作为香喷喷的诱饵吸引鱼儿上钩，然后吸血鬼打扫战场，怎么看都像是一出倩女幽魂。正所谓“十里平湖霜满天，寸寸青丝愁华年，形单对月望相伴，只羡鸳鸯不羡仙”，好诗啊好诗—跑题了。

相对来说，MENTOR公司势头很猛的Calibre就朴素的多，这一点从名字上就能看出来。

值得注意的是，在同一环境下运行CADENCE的Virtuoso，可以发现里面同样整合了Calibre的菜单，“没有永远的敌人，只有永恒的利益”，确实是经过又一次事实证实的真理。

AVANTI的STAR-RC也是用于物理验证的强力工具，而Hercules则是其LVS的排头兵。

如同综合工具一样，FPGA厂商的物理验证和参数提取多采用专门的软件、并和其仿真综合工具集成在一起，ALTERA的MAXPLUS2和XILINX的FOUNDATION是这样的典型。

（6） 由于VLSI尤其是ULSI电路的预投片费用都相当的高，如TSMC 0.25um CMOS 工艺一次预投片的费用为100万美圆，而0.18um Cu CMOS 3.3V工艺的一次预投竟高达300万美圆，因而对ASIC芯片，要求芯片设计尽量正确。最好完全消灭错误，解决功耗分析，生成用于芯片测试目的的特殊测 试电路，因应这一要求，也产生了一些特殊的EDA工具，以完成诸如power analysis、故障覆盖率分析、测试矢量生成等目的。

最后一个小故事里交代了CADENCE和AVANTI的恩怨情仇。

话说IC越暴利，EDA Tools业竞争也就越激烈，常常是A公司的一批技术骨干，做了一个很好用的东西出来，过一阵子，又拉一票人马出去另组公司，把原来工具改的更好用，自然会被另一家公司收购，又赚一笔，再如法炮制云云...

所以常常有这样的对话：

“哎，白老板，好久不见，还在福威镖局发财吗？” （这叫有江湖名声）

“Potter兄弟啊，托您的福，拉了一票兄弟出来自己干了！”（这叫套交情）

“哎哟，那可不发大财了？也拉帮兄弟一把呀？”

“好说好说，我们就是和福威对着干的，晚上我请你到翠红楼喝花酒，谈谈，听说新来了个紫烟姑娘，大大滴不错。”（这叫中国特色的IC腐败）

“哦耶！～”（这叫一拍即合）

在很久很久以前，有一个美丽的山谷叫硅谷，里面有一个叫EDA业界的地方，存在着两家大门派，一家叫CADENCE，一家叫AVANTI。AVANTI的前身是ARCSYS，在1995年11月，它宣布与做验证技术的ISS合并，从此改名为阿凡提(AVANTI)。

1994年3月中的一天，在CADENCE办公大楼的总裁办公室内，气氛诡异，办公室内两个人都面无表情。

在 桌子后面的是CADENCE的抗把子，约瑟夫·candence老大Joseph B. Costello；在桌子前面的是一位来自台湾的中国人，徐建国（Gerald 'Gerry' C. Hsu），徐此时是CADENCE芯片设计部的总管，这个名字更像是来自我们祖国内地的革命儿女。

徐建国正将手中的辞职信递给candence老大。

“你有什么打算？”candence老大问到。

“我会先去度个假。”徐建国回答。

“闻何闻而来？见何见而去？”candence老大说到，这显然是他最关心的。

“闻所闻而来，见所见而去。”徐建国也不含糊，“我将去海滩，听说那里辣妹很多。”

数日后，新闻发布会结束，徐建国已经正式接任成为了ARCSYS的抗把子。

他接过candence老大打来的祝贺电话：“原来，这就是你的海滩。我希望你注意着，不要被太阳晒脱了一层皮，记得使用我推荐的防晒油。”

candence老大在电话里关切的说。

七十年代末与八十年代初，EDA的领头羊是Calma、ComputerVision与Applicon。

但是很快，从八十年代中开始，另外三家公司MENTOR Graphics、Daisy、Valid占有了市场的最大份额。

偶像级巨星candence老大最初的目标是成为一个物理学家，专心于科学事业。

他在七十年代时就读于美国东岸的耶鲁大学，但是他的女朋友就读的学校却在西岸的旧金山。

在完成了在耶鲁的学业后，candence老大转到西岸的柏克利大学继续攻读物理学位。

在攻读博士学位期间，他在National Semiconductor做暑期工，负责端端盘子洗洗碟子。

一次在他向女朋友描述完他暑期工的内容时，他女朋友对他说，你似乎喜爱你的暑期工胜过你的博士攻读。

candence老大在仔细思考之后，放弃了对博士学位的继续攻读，转而进入了电子行业。

在辗转两三个职业后，candence老大在1983年进入了SDA。1986年，candence老大成为SDA的总裁。

1988年SDA与另外一家EDA公司ECAD合并，更名为CADENCE，candence老大任出任抗把子。

88年到92年，是candence老大成绩最突出的年份。在他的领导下，CADENCE通过不断扩展、兼并、收购，从88年的排行榜老七，成为92年的行业老大。

在92、93年时期，EDA市场在硝烟之后，能留下来的是两巨头：

SYNOPSYS基本垄断了前端技术，占有其中将近六成的市场；

CADENCE基本垄断了后端技术与验证技术，占有其中将近八成的市场。

其它的EDA公司虽然生存着，市场份额与利润都举步艰难。

不过正如EDA以前的历史一样，一时的表面平静往往是突变的前兆。

ARCSYS是一个只有十几人的一家小公司，但这家公司的目标正是CADENCE的核心：芯片布局与布线P&R。

1991 年初，四位原是CADENCE雇员的中国人史帝芬·伍（Stephen Tzyh-Li　Wuu），廖育曾（Yuh-Zen Liao），卓艾克（Yuln-Chung "Eric" Cho），蔡麦克（Michael Mon-Yen Tsai），辞职离开了CADENCE，自己组成了一家新的EDA软件公司ARCSYS。

在接下去的两年后，ARCSYS开始推出自己的布局与绕线产品ArcCell，尽管ArcCell还只是在很粗糙的试用阶段，CADENCE已经感觉到它的威胁。

ARCSYS如同所有的小新公司一样，虽然有强大生命力，但是销售的能力非常有限。candence老大决定将这婴儿敌人扼杀在摇篮里。

92年底，candence老大让他最得力的助手徐建国领导这场针对ARCSYS的战争。

徐建国在CADENCE内以他的粗暴作风而出名，徐最喜爱以战场来形容商场，并将中国的孙子兵法中兵不厌诈做为自己的指导。

“他时常喀嚓人，”一个他以前的手下如此说，“不过，他总能找到更好的人来代替那被喀嚓者。”

徐建国在1992年年底成立了一个B小组（B-team），里面有技术人员与市场人员。

徐将战争在两个方面打起：在技术上要超越ARCSYS；在市场上要压迫ARCSYS。

在B小组的内部会议中，徐建国将战役名称取名为AK47。不是苏联老毛子的突击步枪，“Kill ARCSYS in 47 weeks”，在四十七周内消灭ARCSYS。

在市场方面，徐亲自带领着销售人员走访背弃的用户（指抛弃CADENCE而用ARCSYS的用户），询问产品差异的每个细节，问清用户转变的每个原因，并答应每个用户归返的各种条件。

在技术方面，芯片设计开始进入亚微米与超亚微米技术时期，旧的通道布线技术将会被新的面积布线技术取代。他给技术人员留下紧迫的创新时间，要求研究与开发部门必须在ARCSYS之前完成新技术的革新。

刚出世的ARCSYS的境况可想而知，然而转机就在这里出现。

徐建国铁血宰相俾斯麦的作风早已让员工苦不堪言，1993年底，徐建国与芯片设计部的另一位总经理James Solomon冲突表面化，James Solomon的背景来自技术部门，深受CADENCE设计部门工程师们的尊重。两人为旗下工程师的汇报所属发生争执。

最后终于打到了老大candence老大的面前。candence老大在事件的最后站在了Solomon一边，并从公司外面再请了一位总经理。

这对徐建国打击沉重，徐建国将这种将帅间矛盾的失误归到candence老大身上，他下了离开的决心。

ARCSYS当然不会放弃这样的机会，作为中国人的他们深知最了解他们的人恰恰就是敌人，所以徐建国前往海滩看辣妹的代价就是ARCSYS总共五十五万股股票、每股票面价值三毛的购买权，这在三年后大约价值二千多万美金。

CADENCE自不肯咽下这口气，两家公司东扯西扯之后，终于达成了暂时性的协议：

一、徐建国的上任时间从四月推迟到七月，以便交接在CADENCE的工作。

二、在1994年内，ARCSYS不得招聘任何CADENCE的职工。

结果是1995年刚过的第一个月内，有9名工程师离开CADENCE加入ARCSYS。

1994年9月，CADENCE的一位资深软件设计师，专管软件架构、公司最重要的工程师之一，米奇·依古瑟（Mitsuru "Mitch" Igusa），向candence老大递交了辞职信。

此时尚是ARCSYS的挖人冻结期，candence老大一方面追问米奇的去向，一方面许以高报酬的承诺。

米奇这个时候表现出了威武不能屈福贵不能淫的男儿本色，拒绝了公司任何一个职位的诱惑。

当米奇拒绝签署一份不到ARCSYS工作的协议时，想来最迟钝的人也会明白是怎么回事了。

米奇此时的工作主要是一个叫QPlace的新布局技术，这是CADENCE新一年为了打败ARCSYS而新发展的秘密武器。米奇作为技术的软件架构设计者，熟知这技术的每个细节。

这样一个非常专项的技术，在整个硅谷只有三四家做布局布线的公司才可能有用，而ARCSYS是最大的可能买家。

candence老大觉得这又是一起ARCSYS的阴谋，他觉得这是一个反攻的时机了。

在米奇离开后，candence老大请专人对原来米奇用过的工作站进行全面的细节侦讯，终于发现米奇在离开凯登斯的前一天，曾向自己家中的电脑发过一封6MB的电子邮件，其中最大的一个附件有5.3MB，正是CADENCE核心技术QPlace的源代码文件。

这些发现证实了candence老大的猜测，ARCSYS是有系统地有组织地对CADENCE进行商业机密盗窃。

有 了这次的经验，1995年初，当旧人从CADENCE一离开，candence老大立即让专家对他们的工作站进行详查，他们找到了一次又一次的类似事件， 其中Chih-Liang "Eric" Cheng的一个叫“byebye.tar”文件是最严重的证据，这个文件包括了最新版本的QPlace源码。因为QPlace是一个非常新的技术， Arcsys还希望能得到已经更新后的新源程序。这个教训我们得到的教训就是以后文件名最好都以.avi、.rmvb做为后缀，别人问起来，还可以说成是 下的电影带回家看。

1994年6月到95年6月，ARCSYS完成了一千三百万美金的销售额，这比前一年的一百七十万要高了七倍，并且实现盈利。

1995年6月，ARCSYS成为上市公司，每股价格26块5毛，ARCSYS整个公司价值二亿四千万。

1995年11月，公司吃掉ISS，换了个马甲阿凡提AVANTI，幸福是来得如此轻易，直到某一天……

某一天，一位CADENCE的前工程师在使用ArcCell时，发现在开了太多颜色丰富的其它软件时，ArcCell会有时无法得到应有的颜色显示，而报告一条出错的信息。

这是工作站软件因为采用X-windows常有的一个毛病，不同软件的颜色分配会出现冲突。

这本来没有什么值得特别注意的地方，然而这条ArcCell的出错是这样的：

Error a:color not found in this file.

这条错误本来是意图写成： Error:a color not found in this file.

事情巧就巧在世界是如此之小而这位CADENCE的前工程师正是这段程序的创造者，这个小小的语法错误因为实在没有修改的必要，从来就没想去把它修改正确。

这位仁兄的阶级斗争觉悟是很高的，自然把这件事报给了candence老大。

卡老大牙痒痒的想收拾AVANTI很久了，如今铁证在手，哪会手软！

持续5年的官司在2001年7月25日有了结果，最终判AVANTI赔偿CADENCE一亿九千五百万美元，创下硅谷知识产权官司中，公司对公司最高赔偿金额的刑事案件。另外, AVANTI的抗把子和有关工程师都有巨幅罚款，甚至被监禁。

5年的时间发生了这样一些事情：

一、置身事外的SYNOPSYS继续其前端技术的领先，目前拥有八成五的市场。

二、AVANTI在1996年采用“洁净室”手段重写其Arccell的源程序，以保障其合法性，新产品称为银河与阿波罗（Milkyway，Apollo）。

三、AVANTI的布局布线因为在时间驱动技术（Timing-driven）上的优势，继续扩大其市场份额，到2001年与CADENCE大致各占市场的四成。

四、原来的MENTOR Graphics重新进入EDA市场。以多层次验证（Hierachical verification）取得验证市场以及一些新市场的最大份额。

五、偶像老大candence老大在1997年看破红尘离开CADENCE。按他自己的说法，与AVANTI之战让他恶心，在收购一家名为C＆P的EDA公司后，终于可以将责任推给新的抗把子，从而脱离EDA这个让他辉煌又让他伤心总之让他非常投入的舞台。

六、2001年12月3日，SYNOPSYS宣布将以八亿美金收购AVANTI。

八亿中的一亿是给AVANTI原董事局的数位董事，以保证他们在将来不会出现在SYNOPSYS的任何管理阶层。SYNOPSYS以金钱来洗清与原来AVANTI众人的联系关系。在这一亿美金中，徐建国个人将得到大约四千万美金。

七、徐建国99年成立Elaire Group Inc...青岛公司叫Mainet...

八、那位写错标点符号位置的CADENCE的前工程师，因为汇报了自己的这个错误，获得了赔款1%的提成，也就是一百九十五万美刀。

他的个人事迹鼓励我们要大错误不犯、小错误不断才能给自己创造出发财机会，也许某一天天上掉下来的金元宝就会砸得我们头破血流，正应验了那句古话:想不到啊想不到……

附1：   

CADENCE软件分类清单

Part 1 Custom Integrated Circuits Bundle

1 Virtuoso(r) Schematic Composer VHDL Interface

2 Virtuoso(r) Schematic Composer Verilog(r) Interface

3 Virtuoso(r) Schematic Composer

4 CADENCE(r) Analog Design Environment

5 Virtuoso(r) Compactor

6 Virtuoso(r)-XL Layout Editor

7 CADENCE(r) Chip Assembly Router

8 Dracula(r) Graphical User Interface

9 CADENCE(r) RC Network Reducer Option

10 Dracula(r) Physical Verification and Extraction Suite

11 Diva(r) Physical Verification and Extraction Suite

12 CADENCE(r) SPICE

13 Spectre(r) Circuit Simulator

14 Spectre(r)-RF Simulation Option

15 CADENCE(r) AMS Designer Environment

16 CADENCE(r) AMS Designer Simulator

17 Virtuoso(r) Schematic Composer to design compiler integration

18 Virtuoso(r) EDIF 200 Reader

19 Virtuoso(r) EDIF 300 Connectivity Reader/Writer

20 Virtuoso(r) EDIF 300 Schematic Reader/Writer

21 Virtuoso(r) STREAM Interface

22 Virtuoso(r) CIF Reader

23 Virtuoso(r) CIF Writer

Part 2 Deep Submicron Design Bundle

24 Virtuoso(r)-XL Layout Editor

25 CADENCE(r) Chip Assembly Router

26 SPR002 Silicon Ensemble?-PKS Optimization

27 Dracula(r) Physical Verification and Extraction Suite

28 CM00030 CeltIC Crosstalk Analyzer for Cell-based Designs

Part 3 Design & Verification Bundle

29 CADENCE(r) NC-Sim Mixed-Language Simulator

30 CADENCE(r) Simulation Analysis Environment

31 CADENCE(r) Verification Cockpit

32 V29 FormalCheck(r) Model Checker

33 BG100 BuildGates(r) Synthesis

Part 4 System Level Design Bundle

34 HDS2000 CADENCE(r) Hardware Design System 2000

35 MDK CADENCE(r) Multimedia Design Kit

36 SPW2000 CADENCE(r) Signal Processing Worksystem 2000

37 IS136VE CADENCE(r) IS136 Verification Environment

38 NCSPW CADENCE(r) Signal Processing Worksystem link to NC Simulators

39 GSMVE CADENCE(r) GSM Verification Environment

40 PCSCDMAVE CADENCE(r) PCS CDMA Verification Environment

41 COMFLT CADENCE(r) Communication Library - Floating Point

42 COMTK CADENCE(r) Communication Library - Fixed Point

43 CDMATK CADENCE(r) Wideband CDMA Library

44 MDM CADENCE(r) SPW Model Manager

45 WLAN CADENCE(r) Wireless Local Area Networks Library

附2：

CADENCE软件再分类－从培训的角度

1. 逻辑设计与验证工具

逻辑仿真工具: CADENCE NC-Verilog, Verilog-XL, NCSim, Simvision Waveform. Viewer

综合工具: CADENCE BuildGates

形式验证工具: VerplexLEC

2．综合布局布线工具

SoC Encounter－可应用于如90nm及其以下的SOC设计；

SE-PKS－可应用于如复杂时序收敛的IC设计；

Fire & Ice QX and SignalStorm－可应用于3维电阻电容参数提取及延时计算；

VoltageStorm－可应用于功耗分析；

CeltIC－可应用于信号完整性分析。

3. system level design工具

综合（Hardware Design System 2000）

算法验证（SPW）

结构设计工具(SystemC-based simulators, CoWare, etc)

硬件/软件混合设计工具(Verification Platform, Seamless, etc)

模拟/混合信号工具(AMS, Agilent ADS, etc)

4. CIC(layout & custom layout) 全定制集成电路布局设计工具

Virtuoso Layout Editor

Assura (Layout verification)

5. AMS (analog mixed signal, RF analysis and design)模拟集成电路设计工具

AnalogDesignEnvironment

MixedSignal Design Environment

Analog Modeling with Verilog-A

Spectre Circuit Simulator

6. HS-PSD(high speed PCB system design) 高速系统和板极设计工具

Concept HDL Front-to-Back Design Flow－原理图输入工具

PCB Librarian－器件建库工具

Allegro PCB Layout System－PCB板布局布线工具

Specctra AutoRoute Basics－基本自动布线器

Advanced Specctra Autorouting Techniques－高级自动布线器

SpecctraQuest Foundations－信号完整性仿真工具

Advanced SpecctraQuest Techniques－高级信号仿真工具

附3：

入门CADENCE推荐套装

VerilogHDL仿真工具－Verilog-XL

电路设计工具－Composer

电路模拟工具－Analog Artist

版图设计工具－Virtuoso Layout Editor

版图验证工具－Dracula和Diva

自动布局布线工具－Preview和Silicon Ensemble

附4：

EDA Tools 不完全分类

功能仿真和测试

a. CADENCE, NC_sim

b. MENTOR, ModelSim (调试性能比较突出)

c. SYNOPSYS, VCS/VSS

d. NOVAS, Debussy (仅用于调试)

逻辑综合

a. SYNOPSYS, DC

b. CADENCE, BuildGates

c. MENTOR, Leonardo

DFT

a. MENTOR, DFTAdvisor

b. MENTOR, Fastscan

c. MENTOR, TestKompress

d. MENTOR, DFTInsight

e. MENTOR, MBISTArchitect

f. MENTOR, LBISTArchitect

g. MENTOR, BSDArchitect

h. MENTOR, Flextest

i. SYNOPSYS, DFT Complier

j. SYNOPSYS, Tetra MAX

k. SYNOPSYS, BSD Complier

布局,时钟树综合和自动布线

a. CADENCE, Design Planner

b. CADENCE, CT-Gen

c. CADENCE, PKS

d. CADENCE, Silicon Ensemble

e. SYNOPSYS, Chip Architect

f. SYNOPSYS, Floorplan Manager

g. SYNOPSYS, Physical Complier & Apollo

h. SYNOPSYS, FlexRoute

网表提取及RC参数提取物理验证

a. MENTOR, xCalibre

b. CADENCE, Assure RCX

c. SYNOPSYS, Star-RCXT

d. MENTOR, Calibre

e. SYNOPSYS, Hercule

f. CADENCE, Assure

延时计算与静态时序分析

a. SYNOPSYS, Prime Time

b. CADENCE, Pearl

c. MENTOR, SST Velocity

形式验证

a. MENTOR, FormalPro

b. SYNOPSYS, Formality

c. CADENCE, FormalCheck

功能优化与分析

a. SYNOPSYS, Power Compiler

b. SYNOPSYS, PowerMill-ACE

HDLQA

a. TransEDA, Verification Navigator

b. SYNOPSYS, LEDA

FPGA开发

a. MENTOR, FPGAdvantage

b. XILINX, ISE

c. ALTERA, QuartusII

SoC开发

a. MENTOR, Seamless CVE

b. CADENCE, SPW

c. SYNOPSYS, Co-Centric

版图设计工具

a. CADENCE, Virtuoso

b. MENTOR, IC-Station

c. 思源科技, Laker

电路级仿真

a. MENTOR, ELDO

b. MENTOR, ADMS

c. CADENCE, Spectre, Spectre RF

d. CADENCE, AMS

e. SYNOPSYS, Star-Hspice