• CMOS模拟集成电路设计的一般流程

  

• 当完成后仿真确认之后，导出GDSII文件进行提交，同时还应该提供LVS、DRC、和天线规则的验证报告，需要进行生产的掩模层信息文件，以及所有使用到的元器件清单。最后为了“冻结”GDSII文件，还必须提供GDSII数据的详细大小和唯一的标识号（cksum）。

• 在版图完成之前的电路模拟都是比较理想的仿真，不包含来自版图中的寄生参数，称为“前仿真”，加入版图中的寄生参数进行的仿真被称为“后仿真”。

• 版图设计之前，应当熟悉所要设计版图对应的电路结构，并可能参考现有的，成熟的版图设计，这样才可以使设计更加优化。

• 每种工艺超过线宽要求需要在线上开槽，但要适当，过度开槽会使电源线在强电流下熔化断裂。

• 宽金属会降低电迁移效应和电阻效应，但是芯片长时间工作，温度升高，金属开始膨胀，侧边惯性阻止侧边膨胀，而金属中部仍然保持膨胀状态，使得金属中部向上隆起，可能会破坏芯片顶层的绝缘层和钝化层。所以需要适当开槽。较窄金属，效果不明显，因宽度越窄，侧边惯性越低，金属向上膨胀的应力越小。

• 并行的长连线由于耦合作用发生串扰，会影响电路的性能，方法一：增加线间距；方法二：加入屏蔽线，可以降低衬底或者布线层的串扰，屏蔽线必须连接到直流电位或者连接到地电位上。

• 金属连线的电容率约为0.035fF/μm²，意味着一根宽1μm、长200μm的导线的寄生电容为7fF。

• 多晶硅电阻的开孔形状决定刻蚀速率，大的开孔可以流入更多的刻蚀剂，刻蚀速率比开孔小的多晶硅快，即大开孔边缘处侧壁的刻蚀就比小开孔处的严重。这种效应会使距离很远的多晶硅图形比紧密放置的图形的宽度要小一些，从而导致制造的电阻值发生差异。通常只有阵列边缘的电阻才会受到刻蚀速率变化的影响，所以在两侧添加虚拟电阻来保护中间的有效电阻，保证刻蚀速率的一致性。

• 电阻版图匹配设计规则

    匹配电阻由同一种材料构成

    匹配电阻应该具有相同的宽度

    匹配电阻值尽可能选择大一些

    匹配电阻的宽度尽可能大一些

    在宽度一致的情况下，电阻的长度也尽可能一致，保证匹配电阻的版图图形一致

    匹配电阻的放置方向一致

    匹配电阻要临近进行放置

    电阻阵列中的电阻应该采用叉指状结构，产生共质心的版图图形

    电阻阵列两端添加虚拟电阻元器件

    匹配电阻摆放靠近，减小热点效应的影响

    匹配电阻远离功率器件

    避免在匹配电阻上放置未连接的金属连线

• 电容版图匹配设计规则

    精确匹配电容应该采用正方形

    匹配电容应该临近放置

    匹配电容应该放置在远离沟道区域和扩散区边缘的场氧化层上

    电容阵列的外围需要放置虚拟电容

    对匹配电容进行静电屏蔽

• 晶体管版图匹配设计规则

    同一工艺中，尽可能采用薄氧化层的晶体管，因为薄氧化层晶体管器件的匹配性要优于厚氧化层晶体管

    匹配晶体管的放置方向保持一致

    晶体管应该相互靠近，成共质心摆放

    晶体管外围放置虚拟晶体管

    金属布线不能穿过有源栅区

    Nmos晶体管的匹配性高于Pmos晶体管

命令解释窗口（Command Interpreter Window,CIW）