起因

看sansen第262页ppt看到的电路（下图），刚开始看到书上说是并联串联反馈（VVF）是有些疑惑，因为觉得并联的话那不就减少输出阻抗了怎么还能通过这种方式来增加输出阻抗。看到下一段才意识到是并联检测电压，只不过这不是检测原电路输出端的电压，而是检测cascode中间点的电压，所以减少的是中间点的等效电阻。这点有些反直觉，通常反馈电路都是检测一个电路的输出端，然后返回给这个电路的输入端，这时VVF才会减少原电路的输出电阻，增加原电路的输入电阻。而这个反馈是检测电路的中间点，返回在M2的VGS2上，有点反着来的意思。

理解反馈对阻抗的影响

在看拉扎维时总是说反馈影响输入输出阻抗，或许更合适的是说反馈影响反馈网络的输入点和输出点的阻抗，但这样理解又对吗？

这里VVF减少反馈网络输入点的阻抗在书中已经写了，也可以计算证明：

（为了计算方便                                                                                                                                                                                                                                                                                                                                                                                               考虑了IB1电阻）

那VVF增加反馈网络输出点的阻抗该怎么理解？

找到这页ppt的其中一篇引用《A  High-Swing, High-Impedance MOS  Cascode Circuit》，里面这段算是解释了原因。首先对于一般的cascode输出阻抗高的原因是通过共栅管的引入，求输出阻抗时由于共源共栅的屏蔽特性，所以VDS2的变化被抑制了，因此T1的沟长调制也被抑制了，所以ID-VDS曲线更趋于水平，输出阻抗也增加。

为了抑制VDS2变化还可以引入T3，利用反馈稳定了VDS1，即使T2进入到线性区，仍然反馈有效，所以还拓展了输出范围。原理是当VD1上升时，所以VD3下降以保障ID3恒定，通过T2又使得VD1下降，完成负反馈稳定了VDS1。所以整体电路的输出阻抗进一步增加。也可以求小信号输出阻抗来证明。

以前我会觉得反馈要增加输出阻抗，那自然是要检测输出电流，但在这里却不是。而且它使得电路输出阻抗增加的原因要是用VVF增加反馈网络输出点的阻抗也不好理解，因为电路的反馈网络输出点也不是在Vout上，而且在M2的栅源电压作差上。感觉也是挺特别的一个电路。

拉扎维中对输出阻抗增加的解释

写完才在拉扎维9.4.1第二个观点也看到了对这种调节型cascode的描述，又给了另外一种的理解：

casode在求输出阻抗的小信号电路如图9.30(a)所示，可以看到当Vx变化时，VP也会有变化，所以流入cascod的小信号电流也有变化，说明这个cascode的阻抗不够大（或者说不是一个很理想的电流源），不过在屏蔽特性的作用下VP的变化量相对于单管已经有所减少。那么为了使流入cascod的小信号电流更无变化，就需要进一步稳定Vp。

所以引入了一个A1来监控流过Rs的电流，如果环路增益够大，VP=Vb，漏电流稳定在Vb/Rs，所以此时的小信号电流变化更小了，输出阻抗也更大了。

还是拉老强，感觉最好理解的解释。

如果内容有帮助的话可以随缘支持一下，thx！