1、SOI工艺，不同于一般的的CMOS工艺，SOI中的MOS器件时悬浮在一层绝缘的BOX上的，BOX下方才是Substrate，所以在版图中两个MOS管衬底之间是绝缘的，每个MOS都是一个单独的个体，需要单独接入衬底电位。两个带NWell的PMOS也是一样，电路图上衬底不接一起，版图中把NWell重叠在一起也能过DRC,LVS。此外SOI的器件一般会有多余的Substrate端口，如两个器件的Substrate端口需要连接在一起，需要使用特殊的Layer将两个器件框选在一起即可连接起来。

2、Density中的OD 和DOD ，OD是Active Area的意思，DOD则是Dummy OD 的意思，OD Density的解决办法一个是加DOD，另一个是朝空余的地方加入OD和PPLUS的小长条，加入的OD最好不要悬空，有条件可以打上接触孔然后接SUB电位，简单来说就是PSUB Guardring的一截，悬空的OD可能会有Latch UP的风险。此外PO代表POLY的意思。

3、在解决TOP中的density问题时，需要使用对应的dummy Layer，一般PDK中会有自动添加DUMMY Layer的工具，可能是SKILL文件，也可能时做成了Calibre Rule，打开对应的版图选择Dummy Rule然后RUN DRC就能生成对应的Dummy layout，手动复制回原来的图即可。。。如果版图中有敏感的地方不想要自动添加Dummy，需要提前使用对应层的Blockage进行覆盖,如果die内dummy已经饱和，在RETICLE时还是达不到density 要求，可以往STREET上添加一些dummy layer.

4、在RUN CALIBRE LVS时，如果ERC中有stamping conflict的warning时，代表Layout中有悬空的有源区，可能是MOS的衬底电位出现软连接或者未接的情况，可以根据提示打开对应的Option对未接的地方定位。

5、一般的CMOS工艺中，遇到两个NMOS衬底电位不一样的情况下，需要使用NWell的Guardring将该Nmos与其它NMOS隔离开来。

6、Grid的设置问题，Grid设置需要按照PDK文档给出的值，团队作图时所有人都必须设置成一样的X,Y snap space，以避免后续可能会出现的OFF Grid问题。最好将最后的GDS文件重新导入再Check一遍。

7、Layout XL下可以切换到ModGen视图中，选中需要匹配的器件，点击Module Generator可以将选中的器件绑定在一起，变成一个整体的Cell，该功能会自动排版，只需从右方的辅助栏中设置好各器件位置，可以合并的层即可。能够有效提升匹配效率。

8、MIM电容版图中的构造，一般MIM电容的两个极板在版图中的构造并不是两层Metal，两层Metal之间会有一层CTM，该Layer会阻挡Metal之间的VIA。所以实际上的两极板应为上层Metal和CTM，下层Metal会通过VIA接在上方的CTM上。

9、Shift + E  打开Layout  Edit，比如其中有个Abut Sever勾选后可以自动合并两个mos的源漏。

10、顶部工具栏空白处有点toolbar打开align，可以开启按输入指定距离水品垂直对齐的功能，可以先将距离设置成0然后对齐做个参考点，然后再按照需要调整器件之间的距离。

11、使用不同的PDK之前需要看完提供的文档，主要需要看grid设置，电流密度，ESD规则，Sealring，Pad结构，dummy rule。。。不同layer之间的距离可以通过跑DRC来不断熟悉，掉器件出来后也应该先看看该器件有哪些可更改的选项。

12、layout中器件没有绑定net信息解决办法：首先随便q一个器件，然后再layout中右键Update->Define Device Correspondence,Fitter出未绑定的器件然后Bind。

13、ESD走线和打孔注意：孔越多越好，走线要宽且短，ESD电路直接放Pad下面可以让一端的走线最短，走线之前先看看ESD的放电路劲分析是否合理，还需要保证ESD器件能够快速导通，打孔均匀，走线拐角出注意把削掉尖端，内角出加斜线。ESD泄放路劲拐弯处最好不要打孔，最好使用两层金属分别做VDD，GND泄放通路，防止打孔换层。

孔离线的边角处稍远一点，如要换层最好在走直线的地方就打孔换到需要的金属层，不要在电流要拐弯的地方打孔换层，泄放路径最好保持直线，越短越好，要拐弯也需要保持最短的距离。该45度拐角的地方就拐角。

14、走线在布局前应该提前规划，提前预留出足够的线道，且再多预留一定空间，为以后改线和加线做准备，走线要有条理，同类的线尽量走一起，信号线和时钟线不要走一起，线规划电源线，其次是信号线，最后走逻辑线。

根据chip总电流给出合适的总电源线宽度，VCC 和 GND走线可以叠加再一起，寄生的电容能够起稳压的作用，一层宽度不够条件有点的情况下也可以使用多层金属重叠打孔走线，TOP上的电源点使用网格状走线，方便其中各个模块的链接。

15、TOP的DRC CHECK有更多的要求，command file中会有一些option可供选择，目前遇到的option setting 方式要么是直接改文件中对应的部分（通过注释或不注释来决定当前Check是否需要打开），要么是提供的PDK已经集成好了option选择的部分，可以通过GUI直接选择。

16、PAD开窗问题：较大的工艺只有一层钝化层passivation，passivation 是用于芯片制造最后一层保护层，用于阻挡外部污染之类的问题，可以通过PAD Layer（PA ,CB ...）直接在钝化层上开窗以便于打线，而较先进的工艺会有两层钝化层passivation，第一层钝化层还是使用PAD CB PA之类的进行开窗（查看工艺文档对Layer的描述，找到open window for passivation之类的Layer就是开窗用的Layer），  而第二层钝化层之上一般有两种AL金属选择，一种为RDL，通过RV通孔进行连接，RDL不自带开窗，特殊情况下可以当作一层金属线使用，另一种为ALPAD,ALP 。。。之类的名字，这种会自带开窗，用于做PAD时使用，通过CB与TOP METAL连接，所以如果要做一个Pad，必要的层次为TOP METAL, CB, ALPAD.

总结：先进的工艺从TOP METAL往上可选两种AL金属，一种通过CB开窗连接ALPAD，用于做PAD使用，一种通过RV连接RDL，用于特殊情况下的走线使用或者不用，RDL和ALPAD在同一层次，只是一个开窗一个不开窗，CB相当与用于开窗的一个很大的孔，RV是一个正常的通孔。

17、晶圆直径

18、sealring的画法中的contact 和 via孔需要画成长条的环状结构，用bar层绘制，没有bar层就用drawing绘制。

19、MIM电容结构：一般MIM电容为了把容值做的尽可能大，会在两层金属之间制作MIM电容的极板，然后用金属通过相应的VIA孔连接到该极板上，  极板一般的Layer Name为CTM (capacitor top metal) ， CBM（capacitor bottom metal）也可能不叫这个名字，design rule中会写明TOP Plate of mim capacitor 和bottom plate of capacitor对应的layer，电容构成多种多样，有的工艺两层金属之间会做两个极板，有的只有一个极板，另一个极板用下面那层金属代替，  各个工艺电容详细结构需要查阅design rule。另外用在射频上的电容下面会多一层或几层金属层用作shielding。

20、CMOS工艺所有NMOS都共用一个衬底，也就是PSUB，且接地，如果个别NMOS不接地，比如源极衬底接其它电位，需要使用特殊的dnwnmos，或者使用dnw layer和nw layer做一个衬底隔离。  （详细做法简要为：这种结构像一个花盆，DNW为盆底，NW为盆边，NW需要于DNW重合一部分保证相连，需要衬底隔离的nmos放在DNW范围内即可，另外NW电位最好不要悬空）。