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lay_memo（8）总结

已有 3 次阅读| 2021-12-27 16:16 |系统分类:芯片设计

XM总结：

1.在dig_pins提交端口时内外部名称不一致以及多版本交付

2.在hfxo模块上对于latch_up防范规划不完善（在top层检查出后进行了修正）

3.对时钟模块而言在面积允许的情况下最好需要在外环添加一圈gate_cap

4.对于shielding线的power源接自身或者模拟或者数字地

5.在routing中由于PLL IP的影响导致模拟通道线与时钟线产生交叠，采取的是一般的shielding方式即同层金属接gnd，后根据design的建议进行金属层的修改以及铺了一层中间层金属进行屏蔽，有待后续项目中对此进行着重关注

6.routing走线过于拥挤；Power线的规划

7.对于poly电阻区域多的模块中的Local act density过低的问题需多加注意，预防后期修改难度大

8.对于做FIB & ECO的预留防范，选择在模块上不添加MIM_cap了

9.向design确定模块注意要求，例如：该模块是否需求gate端独立等

10.在LVS验证发现，sch导出的cdl网表存在有重复定义的cell名称（名称相同其内部不同）存在冲突，后查询修正