摘自：LVS command options

LVS option

 layout PATH "**/**/**.gds" 版图gds的绝对路径

LAYOUT PRIMARY "AAAA" 版图的topcell name

LAYOUT SYSTEM GDSII  版图的存储格式

SOURCE PATH "**/**/**.cdl" 网表的绝对路径

SOURCE PRIMARY "AAAA"  网表中topcell name

SOURCE SYSTEM SPICE 网表的存储格式

LVS REPORT “lvs.rep”lvs report的文档名（默认的为lvs.rep 可以修改）

LVS REPORT MAXIMUM 1000//ALL 报告结果的最大值，1000（数字可以改）或者全报。

LVS ISOLATE SHORTS YES /NO  yes可以报出short的错/no不报short错

LVS REPORT OPTION S 跟上一条联合使用可以报出更详细的错误信息

PRECISION 1000  输入数据的精度

RESOLUTION 1  工艺可识别的最小步进单位

（RESOLUTION/PRECISION就是格点了~）

UNIT LENGTH u    定义距离单位为：um

TEXT DEPTH PRIMARY /ALL/number 识别top/所有层/指定层的text（上图例子为识别top层）

PORT DEPTH PRIMARY /ALL/number 识别top/所有层/指定层的port（上图例子为识别top层）

FLAG SKEW YES/NO  是否将非45度倍数的斜角报出

FLAG OFFGRID YES/NO 是否将格点的错误报出

LVS SPICE PREFER PINS YES/NO  是否将子模块的pin优先于全局信号

LVS ABORT ONSUPPLY ERROR YES/NO   是否因为power/ground的错误而中止lvs操作

LVS ALL CAPACITORPINS SWAPPABLE YES/NO 电容两极板是否可以互换

LVS RECOGNIZE  GATES NONE/ALL/simple   识别logic电路是否用晶体管级。如果选择NONE就是晶体管级的识别。ALL是门级识别。区别在于门级识别，logic的输入可以互换，而晶体管级的不可以。比如一个4输入NAND4，其实根据电路看，每一个管子的位置都是定好的，不可以互换的，如果我们选择门级识别，这四个输入就可以随意的互换。

LVS IGNORE PORT YES/NO 是否在LVS比较中忽略Layout与source的顶层pin的比较。

LVS CHECKPORT NAMES YSE/NO 是否比较layout与source的名字是否math

LVSREDUCE PARILLAL BIPORLAR YES/NO 是否将多个并联的bipolar器件reduce为一个器件。

LVS REDUCE PARILLALMOS YES YSE/NO 是否将多个并联的MOS器件reduce为一个器件。

LVS REDUCE SERIERRESISTORS YES/NO  是否将多个串联的电阻reduce为一个器件。

LVS REDUCE SPLIT GATES YES/NO 是否将SPLIT GATE 的mos reduce为一个器件。

LVS POWER NAME “?VDD?”“?vdd?” “AVDD” 定义cell的power name，可以用通配符“？”来代替其他字符，比如VDD_IO，也会认为是power，也可以精确匹配，如”AVDD”，需要完全与AVDD一致的字符才会被认为是power。如果没有这句定于或者只定义了精确匹配而layout中的电源名字又不能匹配上，那么就相当于layout和source中没有电源。

LVS GROUND NAME “?VSS?”“?vss?”“?GND?”“?gnd?”“AGND” 同上

VIRTUAL CONNECT COLON YES/NO  是否通过冒号进行虚拟连接，比如cell内部的GND没有连接在一起，我们就可以通过冒号进行虚拟连接，将每一个GND的lable打成“GND：”，calibre就认为凡是打这个lable的net都是连接在一起的，在做顶层的LVS的时候这个选项必须选为“NO”

LVS SPICE STRICT WL YES  对SPICE网表里的mos的宽长的代号的认定。如果是YES，那么在SPICE网表中只有在模数器件中的“W” “L”才被认为是mos的宽和长。其他的任何字符都不代表mos的宽长，如果选项设置为NO，则mos器件中定义的凡是以“W”开头的字符都被认为是mos的宽，凡是以“L”开头的字符都被认为是mos的长，如“WIDTH”“LENGTH”。

LVS compare case YES/NO  是否区分大小写，如果区分选择“YES”的同时还要增加2个语句： LAYOUT CASE YES 和SOURCE CASE YES。

LVS FILTER UNUSED OPTION B D E O 过滤符合条件的器件，例如三端接地的mos等等每个字母代表不同的条件，具体的可以在pdf里查看。

定义连接关系：

如metal1与metal2是通过VIA1连接在一起。

定义了用于port的layer:

TEXT LAYER 131 ATTACH 131 metal1

将层号为131的layer定义为一个可以提取net信息的text层，并且将这层attach到metal1上，就是使用这层写的label可以提取attach的metal1信息。比如，我用131层写一个label“A”在metal上，那么在LVS中这条metal1就被认为是net“A”。上面的语句也可以分成2行来写：TEXTLAYER 131；ATTACH131 METAL1。PORT LAYER TEXT 131指将131层写的label定义为port，凡是使用131层打的label都被认为是port。

定义器件：

比较精度:

TRACK PROPERTY MN ( nch ) L L 1

是指将一个model name为nch的NMOS的L 的比较精度设置为1%，即layout和source的比较阈度为-1%~+1%，如果超过了这个范围就会报property mismatch的错误。