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SPD采样鉴相器
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SPD采样鉴相器
1. 为什么要引入SPD
PLL噪声可分为带内和带外两部分，带外噪声由VCO占主导，带内噪声由Refclk、Divider、PFD+CP占主导。
传统电荷泵PLL中带内噪声主要由PFD+CP贡献，由于分频器的作用，噪声会被放大N^2^倍到输出
且PFD鉴相死区的存在使PFD+CP本身噪声贡献也会比较大。所以在通常情况下，
传统电荷泵PLL带内噪声一般很难优化。在超高频RFIDPLL中将环路带宽做的很小，来抑制带内噪声，
但这会增加锁定时间且VCO噪声无法被充分抑制，芯片面积也会增加。
SPD即采样鉴相器，也有SSPD（Sub-SamplingPhase Detector）即亚采样鉴相器两者都是基于采样原理，
区别在于
SSPD是用refclk直接采样VCO输出（低采高，所以称为亚采样）
SPD是用refclk采样VCO经N分频后的fbclk。
参考文献[3-5]给出的亚采样锁相环（SSPLL）结构如图1所示，可以在带宽较大时实现低带内噪声。SSPLL由采样环和锁频环（FLL）构成，在环路锁定时，仅有采样环工作，由于分频器不参与环路工作，SSPD和CP噪声不会被放大N^2^倍且鉴相器分辨率也很高。
数据来源：电子发烧友
https://www.elecfans.com/d/2283710.html
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