作者︱兔二思

篇号︱第 46 篇原创

字数︱全文 5000 字，预计阅读 15 分钟

标签︱器件匹配，版图效应

在上一篇《电路工程师需要掌握的 layout L/XL 使用技巧》文章中，介绍了使用 virtuoso 查看版图的基本操作和技巧。这篇接着来讲版图中，最常见也最容易被忽视的问题：匹配

关于匹配的理论文章已经非常多了，今天我想换个角度，从后仿真验证出发，实际检查一下那些看起来“对称”的版图，是否真的匹配。

本文将以电路中最常见的“电流镜”为例，通过几种不同的画法对比仿真结果，展示匹配布局中 STI 应力引起的 LOD 效应的影响。并介绍如何通过前后仿真验证，来发现和解决这类匹配问题。

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不同版图画法对匹配精度的影响有多大？

下面用一个最简单的 1:1 电流镜来说明，不同版图画法对匹配精度的实际影响。

电路图里：M1 和 M2 都是 NMOS，M2 复制 M1 的电流镜像输出，理想情况下，Iout = Iin；器件使用的是 180nm 制程 STI 工艺的 n18_ckt，器件参数如下：

四种典型的电流镜版图

这个电流镜的版图可以有很多种画法，这里挑了四种比较典型的：

➊ Layout A：ABBA pattern，合并源漏极

4 个 finger 交叉排列实现质心匹配，合并源漏极以节省版图面积。A 是 M1 的两个 finger，B 是 M2 的两个 finger。

➋ Layout B：DABBAD pattern，合并源漏极

在 Layout A 的基础上，两端各加了一个 dummy 器件以减少边缘效应影响，dummy 和两端的 A 也合并源漏极。

➌ Layout C：A-B-B-A pattern，不合并源漏极

保持 ABBA 排列，但 4 个器件都是独立的，源漏极不共享。

➍ Layout D：AA-BB pattern，分组合并

AA 两个器件合并，BB 两个器件合并，但 AA 和 BB 之间不合并源漏极。

🤔现在，你可以先暂停仔细思考一下，以上四种布局哪种匹配效果最优？然后继续往下读，看你理解的匹配方式和实际的仿真结果是否能对上？

前后仿真结果对比

前仿真用的是 schematic，不包含版图寄生参数，理想情况下四种画法的 Iout 都是 20μA。

后仿真用的是 qrc 提取的 dspf 网表，包含了版图的真实寄生参数。

跑完仿真，结果是这样的：

Layout A 的后仿真电流比前仿真多了 4.12%，这是最常见的 ABBA 合并画法，但失配最严重。

Layout B 加了 dummy 之后，偏差降到 1.1%，有改善，但还是没完全解决。

Layout C 和 Layout D 的偏差基本可以忽略，前后仿真一致。

再从版图结构看，Layout A/B 和 Layout C/D 的差别主要在 “源漏极是否共享”。所以问题来了：

• 为什么合并源漏极后，后仿真电流会有 4.12% 的偏差？
• Layout A 明明是 ABBA 质心匹配，为什么还会失配？
• 增加 dummy 为什么能改善，但又没法完全消除偏差？

这些问题的答案，在于 LOD 效应。

什么是 LOD 效应？它是如何影响器件匹配的？

不是所有工艺都会引发 LOD 效应问题，这取决于工艺所使用的“硅隔离方式”。

早期工艺（如 >0.25um）常采用 LOCOS（局部氧化硅）或全区氧化方式来隔离器件，这些工艺不涉及 LOD 效应。随着器件尺寸越来越小之后，很多 foundry 逐步改用 STI (Shallow Trench Isolation) 浅沟槽隔离技术。该技术引入的机械应力会影响器件特性，这种应力效应在 SPICE 模型中通过 LOD (扩散区长度) 参数来表征，因此被称为 LOD 效应。

本文案例用的 180nm 制程采用的就是 STI 技术。

如果你想确认自己使用的工艺采用什么隔离技术，可以通过查看 PDK Design Manual 的 Process Overview 等章节来了解。

下面是案例的 PDK 文档截图，可以看到明确提到了 STI 以及 LOD Effect：

LOD 效应的物理机制与参数定义

要理解 LOD 效应为什么会影响匹配，首先需要先了解 STI 应力的影响机制。

下面简单介绍一下（记不住这些细节也没关系🫣）：

STI 产生的应力程度与“有源区到 STI 边缘的距离”有关：有源区离 STI 边缘越近，受到的应力越大，影响越显著。

不过需要注意，这个应力对 NMOS 和 PMOS 的影响方向并不相同：

在 SPICE 模型中，有源区到 STI 边缘的距离关系是通过 LOD 参数来表征的，它由三部分组成：

LOD = SA + L + SB

其中：

SA 和 SB 只是命名，哪边是 SA 哪边是 SB 是可以互换的，不会影响器件特性。重要的是这两个距离的数值。

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SA(SB) 差异为什么会导致失配？

那么，这些参数的差异为什么会导致电流失配呢？

这里以 Layout A 作为示例，简单解释一下从参数差异到电流失配的整个影响过程：

➊ 匹配器件之间 SA(SB) 不相等 → 应力不同

SA 和 SB 分别是栅极两侧到有源区边缘的距离，距离越近，应力越大。示例中 M1 的 SA(SB) 相比 M2 更小，受到 STI 应力的影响更大。

➋ 应力不同 → 迁移率 μ 不同 

STI 应力会改变载流子在沟道中的迁移率，对于 NMOS 来说，通常应力越大电子迁移率越低，示例中 M1 受到的应力越大，因此 M1 的迁移率比 M2 更低。

➌ 迁移率 μ 不同 → 电流失配

电流镜的电流镜像比例和“器件尺寸比例”，“过驱动电压”以及“迁移率 μ”有关。示例中 M1 的迁移率相比 M2 更低，因此 M2 的电流相比 M1 偏大。

看到这里，你可能觉得这些物理细节太复杂了。其实你不需要记住每一步的技术细节，只要记住这个核心原则就够了：

想避免 LOD 引起的器件失配，就是要让匹配器件之间 SA(SB) 参数尽可能相等。

现在我们可以回头来解释，为什么四种画法有不同的匹配结果。

Layout A（ABBA 合并）：

Layout B（DABBAD）：

Layout C/D（独立分组）：

如何仿真验证 LOD 效应对匹配的影响？

根据项目阶段不同，介绍两种验证方法。

一种是基于寄生网表提取的后仿真验证，提供最终的精确数据；另一种是基于 SA/SB 参数的前仿真验证，适用于前期评估，能够在版图设计早期就发现 LOD 匹配问题，避免后期返工。

下面分别介绍这两种方法的具体操作流程，以 Layout A 为例进行演示。

方法一：基于寄生网表提取的后仿真验证

在后仿真阶段，我们会使用 QRC 或 PEX 工具提取版图的寄生参数。提取时，工具会根据版图实际的几何结构，按照 rule 文件中定义的解析公式进行运算。这些公式会考虑层间关系、扩散区域形状等因素，计算出包括 RC 寄生、SA/SB 在内的各种版图相关参数。

所以，通过这种方式得到的 SA/SB 值，才是真正反映器件最准确的结果。

验证过程主要包括这几个步骤：➊ 提取版图寄生参数生成后仿网表 → ➋ 搭建 Testbench 环境运行仿真 → ➌ 对比输出结果。

STEP 1：提取版图寄生参数生成后仿网表

本文案例使用的是 R+C 提取模式，包含了所有寄生参数。如果你只想单独验证是否由 LDE 效应引起的失配，提取模式也可以选择 No R/C 模式，这种模式只提取器件的版图效应参数，不提取连线 RC 寄生。

提参完成后，会生成一个网表文件。以 Layout A 为例，打开提取后的网表，可以看到每个 MOS 器件的实际参数：

STEP 2：搭建 Testbench 环境并运行仿真

后仿真需要搭建一个合适的 testbench，用于验证电流镜的匹配性能。下面提供一个设置参考：

1. 给定 20μA 参考电流源
2. 使用 VCVS 钳位输出电压，保证 M1 和 M2 的 Vds 相等，消除短沟道效应的影响
3. 保存 M2 输出电流 Iout 到 ADE Outputs 面板

STEP 3：对比输出结果

运行仿真，查看 M2 的镜像电流 Iout。

以下是操作步骤演示：

方法二：基于 SA/SB 参数的前仿真验证

这个方法的思路是：➊先在版图里测量出 SA/SB → ➋改 Schematic 里的 Pcell 参数 → ➌看仿真差异。

当你想快速验证失配是不是由 LOD 效应导致的，可以先用这个方法做初步判断。但是，这种方法只能验证 LDE 效应，无法验证 RC 寄生参数的影响。如果你的电路对寄生电阻电容敏感，最终还是需要做完整的后仿真。

STEP 1：测量出匹配器件的 SA/SB 值

在版图中，用测量工具直接量出 Poly Gate 边缘到 OD 边缘的距离。

以 Layout A 和 Layout D 为例，测量结果如下：

从表格可以看出，Layout A 中 M1 和 M2 的 SA(SB) 值差异明显， 意味着 M1 和 M2 受到的 STI 应力程度不同。而 Layout D 中，M1 和 M2 的 SA(SB) 都分别相等，SA 都是 0.48 um，SB 都是 2.02 um。

STEP 2：修改 Schematic 中的 Pcell 参数

知道版图里实际的 SA/SB 值后，在电路图中手动修改器件参数。

在 Virtuoso 中选中 Pcell 器件，按 Q 键打开器件的属性面板，在参数列表中可以找到 SA 和 SB 值，填入 Step 1 测量的数值。改完参数后，SPICE 模型会根据新的 SA/SB 值重新算器件特性，模拟 LOD 效应的影响。

另外，不同 Foundry 的 Pcell 参数命名可能不一样。有些可能用 SA/SB，有些可能会用其他的，还有些需要通过 Option 开关来启用 LDE 参数。如果你不确定参数名称或怎么设置，可以查看 PDK 的 Design Manual，一般会有专门的 CDF Parameters 章节，详细介绍 Pcell 参数的定义和使用方法。

STEP 3：运行仿真，对比修改参数前后的结果

改完 SA/SB 参数后，再次仿真对比改之前和改之后的结果。

如果修改参数后，原本正常工作的电路出现了偏差，说明这个失配问题确实是由 LOD 效应引起的。这时候你就可以有针对性的优化版图，比如调整器件排列方式、或者修改源漏极合并方案等。

总结

以上，从一个电流镜失配的问题出发，介绍了 LOD 效应对版图匹配的影响，以及验证方法。

简单总结一下，避免 LOD 失配的几个要点：

➊ 让匹配器件 M1 和 M2 之间的 SA(SB) 尽可能相等；

➋ 合理使用 dummy，增大 SA(SB) 值，使器件远离 STI 边缘；

➌ 不要盲目套用 “匹配就是 ABBA” 的经验，ABBA 能抵消全局梯度，却无法消除局部 STI 应力差异。

另外，在具体项目中应用这些匹配原则时，还需综合考虑电路类型、匹配精度、工艺节点和面积等因素。并非所有情况都要追求完美匹配，如果误差在可接受范围内，选择面积更小、连线更简单的方案，也是合理的选择。

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