最近和朋友写了一个c++ 与 system verilog 联合仿真的环境，这里放上一个demo：
demo.zip
把验证组件连接部分封装到c++ lib里，简化了组件间的连接关系。
让验证新手也能很快成为数字验证达人。
让一两个人员能够高效完成测试向量的初始化和测试率覆盖。
灵活的功能添加和修改。
System Verilog ENV
简洁，清晰的架构，容易上手。
传统固定测试向量建立。
随机测试向量建立。
创新的验证覆盖率检查架构。
简洁的芯片行为预测模型，方便维护。
NOR/NAND Flash 芯片数字验证。
Single die
Multi die/Multi volume
Multi CE pin
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