日志
latch的好处坏处总结
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1. latch是电平触发，无法实现同步操作，与我们正常的时序逻辑电路设计思路不符。
2. latch会对输入电平敏感，受布线延迟影响较大，比较容易导致输出有毛刺产生。
3. latch会导致静态时序分析和DFT会很复杂。
4. 在ASIC中使用latch的集成度比DFF高，但在FPGA中正好相反，因为FPGA中没有标准的latch单元，但有DFF单元，一个LATCH需要多个LE才能实现。
latch的好处：
因为使用latch可以timing borrow，在高速电路设计中（timing会很紧），有时候就需要用latch。
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