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关于如何计算fifo深度的讨论

已有 1276 次阅读| 2012-3-6 16:59 |个人分类:学习

写时钟周期w_clk,
读时钟周期r_clk,
写时钟周期里，每B个时钟周期会有A个数据写入fifo
读时钟周期里，每Y个时钟周期会有X个数据读出FIFO
则，FIFO的最小深度是？

首先，这道题不一定有解
有解的必要条件是在一定时间内（足够长），写入的数据数量一定要等于读出的数据数量
因此有：A/B * w_clk = X/Y * r_clk

其次，算出写数据的最大burst_length。考虑最坏情况
比如，如果条件给出，每100个写时钟，写入80个数据，那么在背靠背的情况下，burst_length = 2*80=160

最后，fifo_depth = burst_length - burst_length * X/Y * r_clk/w_clk

BTW：通常，为了安全起见，都会多留一些depth的余度

个人觉得，公式应该是这样：
A/(B * w_clk) = X/(Y * r_clk)

fifo_depth = burst_length - burst_length * X/Y * w_clk /r_clk

举例说明：
如果100个写时钟周期可以写入80个数据，10个读时钟可以读出8个数据
其中w_ck=5ns,r_ck=10ns

如果按照之前的公式，得出的深度为：fifo_depth = burst_length - burst_length * X/Y * r_ck/w_clk=160-160*8/10*2=-94,显然是不对的

实际上，考虑背靠背（20个clk不发数据＋80clk发数据＋80clk发数据＋20个clk不发数据的200个clk）

这样在中间160个写时钟周期连续写的情况下，只能读出160*5/(10*10)*8=64个数据，所以FIFO的深度应该为160-64=96
也就是fifo_depth = burst_length - burst_length * X/Y * w_clk /r_clk=160-160*8/10*5/10=96

大家可以讨论一下，加深对这个问题的认识。

原帖由 windzjy 于 2007-1-14 17:18 发表
个人觉得，公式应该是这样：
A/(B * w_clk) = X/(Y * r_clk)

fifo_depth = burst_length - burst_length * X/Y * w_clk /r_clk

举例说明：
如果100个写时钟周期可以写入80个数据，10个读时钟可以读出 ...

我以前看到过这个公式，是用来计算同步fifo的。

你所举的那个例子，如果呼入fifo的数据宽度和呼出相同的话，都设为w bit。那么呼如fifo的带宽就是200wbps，呼出fifo的带宽是100wbps。考虑链路利用率都是80％。那么呼入fifo的有效带宽是 160wbps。呼出fifo的带宽是80wbps。现在看到矛盾了，由于输入输出带宽不相等，进来永远比出去多，那么FIFO总是处于不断积累数据的状态。所以lz所举的这个例子并不合适。
应该提高读时钟的速率，使fifo两端的带宽匹配，在这个前提下才能计算出有解的fifo深度。

如果令wclk＝rclk （以下内容中的clk表示时钟的频率，不是周期）。可使得读写带宽匹配。那么这个例子的答案是32
原因如下：考虑背靠背的情况，160个wclk连续都写入了160个数据。而这160个wclk时间内，由于wclk＝rclk，那么读出了（16/10 ）×8＝128个数据。有32个数据会被留在fifo里。那么fifo的最小深度就是32。

如果令wclk＝200mhz，改为100个wclk里写入40个，rclk＝100mhz，10个rclk里读出8个。那么fifo深度为48

续上：
讲数据带入公式 fifo_depth = burst_length - burst_length * X/Y * r_clk/w_clk
正好也是也是这个结果。所以我觉得公式是对的。
其实 A/B * w_clk = X/Y * r_clk 即 (A/B)*W_CLK=(X/Y)*R_CLK
所表达的含义就是 fifo的输入和输出带宽要匹配，其中A/B表示链路利用率，w_clk×width表示带宽，这里大概是默认输入输出的数据宽度相同，所以以wclk来代替带宽。 X/Y 和 r_clk 的含义也是这样：）。在带宽匹配的前提下数据不会无限积累。

fifo_depth = burst_length - burst_length * (X/Y) * (r_clk/w_clk)公式是对的

续上：
fifo_depth = burst_length - burst_length * (X/Y) * (r_clk/w_clk) 作个变形，
得到 fifo_depth = burst_length - （burst_length /w_clk)*[r_clk*(x/y)]
其中（burst_length /w_clk) 表示这个burst的持续时间，r_clk*(x/y)表示读的实际速度。
两者的乘积自然就是这段时间读出的数据量。显然burst_length表示这段时间写入的数据量，两者的差为fifo中残留的数据，这个也就是理论上的fifo的最小深度。
实际应用中往往是以半空半满信号来指示fifo的空满状态的，所以实际设计fifo的时候会至少留下一个数据空间的深度裕量。

仔细看了一下发现自己的问题：
1，贴子中写时钟周期w_clk和读时钟周期r_clk并不是指的周期，而是指的频率
2，我举例不当，因该是wice3所说的那样，100个CLOCK写40个数据，这样在100个周期内
写入的数据数量和读出的数据数量就一致了，不会造成溢出。

总结：
1，原公式还是对的，只是w_clk和r_clk意义描述的容易让人误解
2，又加深了对fifo的理解

有什么问题大家可以继续讨论。

如果数据流连续不断则FIFO深度无论多少，只要读写时钟不同源同频则都会丢数；
FIFO用于缓冲块数据流，一般用在写快读慢时，
FIFO深度 / （写入速率 - 读出速率） = FIFO被填满时间应大于数据包传送时间= 数据量 / 写入速率
例：A/D采样率50MHz,dsp读A/D读的速率40MHz,要不丢失地将10万个采样数据送入DSP,在A/D在和DSP之间至少加多大容量（深度）的FIFO才行？
100，000 / 50MHz = 1/ 500 s = 2ms
(50MHz - 40MHz)　* 1/500 = 20k既是ＦＩＦＯ深度。

估计FIFO所需的最小深度，写端100M，100CLK中输入80个数据，读端80M
100clk 有80个数据，则考虑最坏情况，即back-to-back，最大的burst是2*80=160。然后160-160*80/100 = 32
其实，在实际情况中，还需要考虑由于异步FIFO的预留余度的问题。另外，80MHz读时钟域，是否有能力每个时钟都能读出数据。

还有这道题，写时钟是100MHZ，读时钟80MHZ，写时钟100clk写80个数据，这个80也是有深意的，如果超过80，这个FIFO就是物理不可实现的了。