`timescale命令用来说明跟在该命令后面的模块的时间单位和精度。使用`timescale命令可以在同一个设计中包含不同的时间单位的模块。一般的命令格式如下：`timescale<时间单位>/<时间精度>

在这条命令中，时间单位参量是用来定义模块中的仿真时间和延迟时间的基准单位的。时间精度是用来声明该模块的仿真时间的精确程度的，该参量被用来对延迟时间值进行取证操作，因此又可以称作是取整精度。如果在同一个程序设计里，存在多个`timescale一样的命令，则用最小的时间精度值来决定仿真的时间单位。另外时间精度不能大于时间单位值。

使用`timescale时应该注意，`timescale的有效区域为`timescale语句处直至下一个`timescale命令或者`resetall语句为止。当有多个`timescale命令时，只有最后一个才起作用，多以在同一个源文件中`timescale定义的不同的多个模块最好分开编译，不要包含在一起以免出错。

`timescale 1ns/1ps         //时间值都为1ns的整数倍，时间精度为1ps，因此延迟时间可以表达为带三位小数的实型数。

`timescale 10μs/100ns   //时间单位为10μs的整数倍，时间精度位100ns，因此延迟时间可以表达为带两位小数的实型数。

 1 `timescale 10ns/1ns
 2 module test;
 3   reg =set;
 4   parameter p=1.55;
 5   initial 
 6     begin
 7       $monitor($time,,"set=",set);
 8       #p set=0;
 9       #p set=1;
10      end
11 endmodule

2)因为时间单位是10ns，时间精度为1ns，所以延迟时间#p作为事件单位的整数倍为16ns；

3)可以用$printtimescale函数来输出显示一个模块的时间单位和时间精度。

4）条件编译命令`ifdef `else `endif

一般情况下，Verilog HDL源程序中所有的航都参加编译。但是有时希望对其中的部分内容只有在满足编译条件时才进行编译。也就是对一部分内容指定编译条件，即条件编译。

条件编译命令有以下几种形式：

     `ifdef 宏名 (标识符)

      程序段1

    `else

      程序段2

    `endif

它的作用是当宏名已经被定义过（`define定义），则对程序1进行编译，程序段2被忽略。其中else部分可以没有。注意:忽略掉的程序段也要符合语法规则。