日志

Verilog学习笔记基本语法篇（六）········ 循环语句

已有 1465 次阅读| 2016-9-24 20:13 |个人分类:Verilog基础|系统分类:芯片设计

在verilog中存在着4种类型的循环语句，用来控制执行语句的执行次数。

1）forever语句：连续执行的语句。

2）repeat语句：连续执行n次的语句。

3）while语句：执行语句，直至某个条件不满足。

4）for 语句：三个部分，尽量少用或者不用for循环。

各语句的格式与注意事项：

1）forever格式：

forever 语句；

或：forever begin 多条语句 end

常用于产生周期性的波形，用来作为仿真测试信号。它与always的不同之处是不能独立在程序中，必须写在initial块中。

2）repeat格式：

repeat（表达式）语句；

或：repeat（表达式） begin 多条语句 end

在repeat中，其表达式常为常量表达式。（可实现乘法器P60）

3）while格式：

while（表达式）语句；

或：while（表达式） begin 多条语句 end

4）for的格式：

for（表达式1；表达式2；表达式3）

语句；

执行过程与 c 语言中的for循环相同，注意表达式之间要用分号分割。