对于SOC而言，SerDes PHY（物理层）高度关注参考时钟的随机抖动（Random Jitter, RJ），主要原因在于其直接且深刻地影响高速串行链路的误码率（BER）和系统稳定性，具体机制如下：

一、参考时钟是SerDes系统时序的源头

1. ‌PLL的基准‌：SerDes PHY内部的时钟数据恢复（CDR）电路和发送端锁相环（PLL）均以外部参考时钟为基准‌。RJ会通过PLL传递到发送端串行时钟，导致输出数据的时序偏差累积‌。

2. ‌抖动传递与放大‌：PLL对参考时钟的高频随机抖动抑制能力有限，此类抖动可能被调制到输出时钟相位上，恶化发送信号的眼图质量‌。

二、随机抖动的特性导致难以补偿

1. ‌无界性‌：RJ符合高斯分布，理论上幅度无上限。随着传输速率提升（如PCIe Gen5达32GT/s），单位间隔（UI）缩小至皮秒级，即使小幅RJ也可能跨越采样阈值，引发不可预测的误码‌。

2. ‌CDR跟踪极限‌：接收端CDR通过反馈环路跟踪输入抖动，但其带宽有限（通常1-10MHz）。超出带宽的RJ无法被抑制，直接进入采样判决电路‌。RJ的频谱特性使其更易超出CDR跟踪范围。

三、系统级链路裕量的关键制约

1. ‌抖动预算分配‌：高速协议（如PCIe、以太网）定义了严格的端到端抖动预算。参考时钟RJ占据总预算的重要部分，过大的RJ会挤占信道损耗、串扰等其他因素的容忍空间‌。

2. ‌误码率指数级恶化‌：RJ会直接抬升系统BER。例如PCIe要求BER<1e-12，参考时钟RJ增加1ps可能使BER恶化数个数量级‌。

四、设计实践中的核心指标

• ‌相位噪声与RJ换算‌：RJ通常通过参考时钟相位噪声积分计算（如1kHz-100MHz频段），成为时钟芯片选型的核心参数‌。

• ‌协议强制约束‌：PCIe Gen1-Gen4要求参考时钟频率稳定性±300ppm，Gen5收紧至±100ppm，RJ必须满足相应附加规范‌。

‌结论‌：随机抖动因统计学特性和系统传递机制，成为SerDes PHY参考时钟的核心关注点。其控制直接影响高速链路的可靠性，需通过低噪声时钟源、优化PLL带宽及严格遵循协议抖动预算实现‌。