日志
DC
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design compiler: RTL code ==> verilog netlist
分三步：
1.transition
2.logic optimization
3.gate mapping
transition:
RTL code ---> Gates (GETCH or unmapped ddc format)
link_library have two default files , i.e getch.db and standard.sldb.
getch.db,standard.sldb: 作为logic cell lable and IP block lable
,构成gate level 连接电路图。
logic optimization: 未完待续。
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