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Gatesim timing issue

已有 1915 次阅读| 2017-7-31 21:38 |系统分类:硬件设计

好久没更新过日志了，最近工作比前一阵稍微忙了一些。

上周在clean gatesim的testcase仿真的时候遇到一个这样的问题：在ddr的一条idv chain里面有一层hierarchy中有一个buffer的延时特别大，默认貌似为9999ns，因为这个huge delay的buffer直接把idv cell里面的时钟信号给挡住了。说来也怪，ddr中多出来的这层hiera在不同的仿真target里面情况还不尽相同，个人认为应该是挖空不同的module之后critial path的timing不一致了，而且在不同的corner下结果还不一致。

问题虽然很简单，但是却困扰了我一天之久，因为这个引申出一个关于gatesim的仿真timing信息的问题，DC在综合的时候对于cell以及net的delay是根据物理库中的wire_load_mode估算得来的，如果要得到更加准确的时序信息，一定要在后端工具中绕线再反标才更加准确，难道门级仿真的用的sdf文件要icc写出？