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[转]verilog实现乘法器

已有 2164 次阅读| 2014-11-23 19:45

verilog实现乘法器

以下介绍两种实现乘法器的方法:串行乘法器和流水线乘法器。


1)串行乘法器
两个N位二进制数x、y的乘积用简单的方法计算就是利用移位操作来实现。

其框图如下:


其状态图如下:


其实现的代码如下:

module multi_CX(clk, x, y, result);
02     
03    input clk;
04    input [7:0] x, y;
05    output [15:0] result;
06 
07    reg [15:0] result;
08 
09    parameter s0 = 0, s1 = 1, s2 = 2;
10    reg [2:0] count = 0;
11    reg [1:0] state = 0;
12    reg [15:0] P, T;
13    reg [7:0] y_reg;

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