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数字前端 高速设计技巧(1) – retime 2021-08-24
设计中经常会碰到一些非常复杂的逻辑,组合逻辑层数非常多,往往造成无法满足设计的时钟频率要求。 Cadence 综合工具 Genus 支持 retime 技术。 Retime 技 ...
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数字前端设计基本电路(1)-- 边沿检测 2021-08-06
如何知道一个信号上升沿或下降沿是否到来?下面是一个简单的边沿检测电路。 这个电路的原理很简单。当 din 上升沿或下降沿到来时, din_re_fe_p 产生一 ...
(1679)次阅读|(11)个评论
数字前端设计基本电路(2)-- X.5 分频 2021-08-04
整数分频概念比较简单,这里暂且略过了。 1.5 分频 思路很简单,在 3 个周期里产生两个脉冲,等效于分频 1.5 。 第一个脉冲很容易实现。计数器 2’b ...
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时钟切换 (2) 2021-08-04
前几天看到有人讨论如何实现分频时钟 ÷2 , ÷4 , ÷8 , ÷16之间 的切换。 其实这个分频时钟切换很简单,根本不需要额外的切换电路。一个共用的计 ...
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Tap cell, well tap, well pickup, 如何判断标准元库是否tapless 2021-07-24
先看一张 CMOS 工艺截面图(原图出自 Wikipedia 关于 latch 的文章)。最左边 n-well->n+->contact->Vdd metal 构成 NWELL tap 。最右边 p-substrate->p+->con ...
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