04 uvm_sequence 2019-07-11

1. Overview    用来产生激励， 由sequencer发送sequence_item给driver    1.1 和uvm_sequence有关的method     & ...

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uvm_sequence_item 2019-07-11

1. 从uvm_object扩展而来     1.1 uvm_object的method          get_name(), get_full_name(),&nbs ...

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ICC基础 2019-07-03

1. 基本介绍    1.1 data setup: 为design plan创建基本设计单元        a. 载入必须的综合的数据： logic library, ...

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Formality basic 2019-06-26

1. 为什么要formal verification    比较两个design的function是否一致    RTL 功能正确： function verifiation:  UVM testbench + s ...

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互相排斥的时钟 2019-06-20

1. 定义: mutually exclusive clock     CLK1和CLK2是同步的，但逻辑上互相排斥 2. fully mutually exclusive clocks   & ...

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异步时钟域 2019-06-20

1. RTL的处理     a. 快时钟域到慢时钟域: double-clocking, metastable-hard寄存器     b. 慢时钟到快时钟域：使用handshaki ...

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