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EETOP 创芯网论坛 (原名：电子顶级开发网) › 日志

日志

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分享 NAND Flash data array c-module: cofd0nut 2025-2-7 12:07; NAND Flash 的data array 区域规模巨大，用verilog 建模，通常只是一个simple data module。仿真效率不高，费时。没有data cell 的vt 变化参数。不方便建立细致的vt 退化效应。这里有一个c-code 编写的nand array vt module 技术demo, 可以用DPI 方式接入verilog 仿真。有兴趣的可以私信我，或者 ...; 个人分类: sv|742 次阅读|0 个评论

分享 verification env demo v4: cofd0nut 2021-4-7 20:41; 最近和朋友写了一个c++ 与 system verilog 联合仿真的环境, 放上demo V4 版本，目前验证环境是完整形态。感兴趣的可以联系： emu_helper@aliyun.com ; 或者私信我。技术特色把验证组件连接部分封装到c++ lib里，简化了组件间的连接 ... demo_v4.zip ...; 个人分类: sv|749 次阅读|1 个评论热度 2

分享 verification env demo v3: cofd0nut 2020-9-30 20:28; 最近和朋友写了一个c++ 与 system verilog 联合仿真的环境, 放上demo V3 版本，加入了后端 monitor 组件，具体请见附件。感兴趣的可以联系： cofd0nut@aliyun.com 或者这个博客： http://blog.eetop.cn/1737759 技术特色把验证组件连接部分封装到c++ lib里，简化了组件间的连接关 ...; 个人分类: sv|2408 次阅读|0 个评论热度 10

分享 verification env demo: cofd0nut 2020-8-8 16:20; 最近和朋友写了一个c++ 与 system verilog 联合仿真的环境，这里放上一个demo： demo.zip 把验证组件连接部分封装到c++ lib里，简化了组件间的连接关系。让验证新手也能很快成为数字验证达人。让一两个人员能够高效完成测试向量的初始化和测试率覆盖。灵活的功能添加和修改。 System Verilog ENV 简洁，清 ...; 个人分类: sv|2131 次阅读|0 个评论

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