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bearlin12 2019-6-24 09:04
VNC 分辨率调整 打开 putty 软件 → login as : xxx → password:xxx → vncserver -geometry 3840x980 → 运行 VNC (此方法容易在系统中遗留过多的 VNC 进程) PS aux |grep xxx 详解 例: $ ps aux |grep username Username 1815 0.0 & ...
个人分类: 版图笔记|410 次阅读|1 个评论 热度 1
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bearlin12 2019-6-24 08:55
版图笔记(6)
工艺进步对后端工作影响有多大? 工艺变化带来的漏电流、功耗、以及整体设计上巨大的变化。从 .18 到 .09 可以说是革命性的变化,以致后来的 .045 从设计上都可以说完全不同,很多甚至边物理原理都不一样了,如出现了量子效应。 主要是电器特性上的变化,工艺缩小以后,要多考虑诸如 power analysis ...
个人分类: 版图笔记|396 次阅读|1 个评论 热度 1
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bearlin12 2019-6-21 09:12
版图笔记(5)
如图所示,假设在版图中 N1 和 P2 相隔比较远,需要走一段比较远的距离,这时候可以有两种选择: ①  P0 、 P1 、 P2 画在一起, N1 的 D 端通过长金属连接到 P0 的 S 端、 P1 和 P2 的 G 端,这称为电流传输,因为长金属流过的是电流信号。 ②  P0 、 P1 、 N1 画在一起 ...
个人分类: 版图笔记|543 次阅读|4 个评论 热度 2
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bearlin12 2019-6-20 16:02
版图笔记(4)
MOS 管工作原理 它是利用 Vgs 来控制“感应电荷”的多少,以改变由这些“感应电荷”形成的导电沟道状况,然后达到控制漏极( D )电流的目的。在制造管子时,通过工艺使绝缘层中出现大量正离子,故在交界面的另一侧能感应出较多的负电荷,这些负电荷把高渗杂质的 N 区接通,形成导电沟道,即使 Vgs=0 时 ...
个人分类: 版图笔记|351 次阅读|2 个评论 热度 2
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bearlin12 2019-6-20 08:56
版图笔记(3)
计算管子走的电流 已知 MET : 5V PMOS :( W/L ) =20/0.6 Min. =270 ( uA/um ) 要走 20mA ,画的是 W/L=50/1 , 160 个管子。 求走过管子的 MET 宽度? 答: ME ...
个人分类: 版图笔记|708 次阅读|5 个评论 热度 3
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bearlin12 2019-6-19 13:54
版图笔记(2)
转换工艺文件 在新建 Library 下复制方正工艺的三个文件( diva.rul 、 gate.rul 、 techfile.cds )。技术加载本地技术文件。 全部打散 在版图可见下全选 → Edit → Hierarchy → Flatten → 设置 Flatten Mode:displayed levels þ → Flatten Pcells þ 其它不用勾选 ...
个人分类: 版图笔记|719 次阅读|5 个评论 热度 4
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bearlin12 2019-6-19 09:21
版图笔记(1)
芯愿景导入电路 ①  在 Cadence 下: File → Export → EDIF 200... → Browe 选择文件 → Output File 改名 → OK 导出 edif , out 后叫经理导入到共享,再从共享拉到桌面。 ②  在 ChipAnalyzer 下: 文件 → 导出 EDIF 200 网表格式。 在 D/Chiplog ...
个人分类: 版图笔记|1574 次阅读|9 个评论 热度 12
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