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日志

分享 ECO 流程梳理
2021-9-13 13:59
1. 一般而言,ECO就是在芯片设计流程中到了后期,综合网表、PR网表都已经做好了,或者是芯片已经流片回来在测试中,发现有部分功能需要修改,在不对网表进行重新综合、布局布线的前提下(非常耗时间),对综合网表和PR网表进行小范围的功能修改,以修复bug或者增加某些小功能。 2. 需要准备的文件: RTL源码 综合网 ...
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分享 SM2/SM3/SM4/SM9 国密算法 RTL&C实现的一点想法
2021-8-23 13:26
SM2/SM3/SM4/SM9 RTLC 实现的一点想法 Source: https://www.oscca.gov.cn/sca/xxgk/bzgf.shtml 有关SM2、SM3、SM4、SM9的介绍就不提了,网上有许多介绍。这里重点说一下实际使用相关的一点内容。 1.SM3 SM4 1.1 SM3 哈希算法类似与MD5,主要用于SM2、SM9算法中去计算一些值,这在SM2、SM9的官方文档有详细 ...
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分享 RISCV 西数SweRV-EH2 IP 使用总结
2021-8-23 11:00
SweRV-EH2 IP 使用总结 Source: https://github.com/chipsalliance/Cores-SweRV-EH2 1.配置篇 1.1 熟悉swerv.config 文件中配置选项的含义 与FW开发人员,验证人员等共同决定各配置选项参数。 注意: a,以下选项 {inst,dat ...
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分享 RTL代码Signoff flow
2020-2-23 11:53
一、概述 Signoff Flow 是在模块设计完成、验证完成、 lint CDC 、综合完成之后作为一个再次检查设计是否符合验收要求而出现的。但笔者认为,其实在设计之初就应该按照 Signoff Flow 的规则来进行模块的设计验证综合,这样才能最好的发现设计中是否存在违犯规则的情况,不要等到快验收的时候 ...
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分享 基于AXI总线的bridge设计要点总结
2020-2-23 11:51
一、概述 在前文有提到 AXI 转 AHB 的 bridge ,但在本部分中,介绍的不是这个而是另外一种自定义的 XBUS 总线转换为 AXI 的 bridge 设计。 协议特点 AXI 的协议有固定的标准,这里就不在多说。主要介绍一下 XBUS 的特点, XBUS 总线是一种数据流 ...
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分享 ARC HS3X系列处理器使用总结
2020-2-23 11:46
ARC HS3X系列处理器使用总结
一、概述 前文 SOC 前端设计总结,模块分类中提到了 IP 核的二次开发, CPU 就是属于需要二次开发的软 IP 。市面上 SOC 使用的通用处理器,基本上是以 ARM 、 MIPS 、 ARC 为主。本部分介绍的是 Synopsys 的 ARC HS36x4 系列处理器的使用总结,该处理器可配置性高,性能强。现在处理器版本已 ...
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分享 基于ARC处理器的SOC前端设计总结
2020-2-23 11:44
一、概述 SOC ( System On Chip ) , 即所谓的片上系统。它将原来分立的各个功能模块全部组织到一块单芯片上,实现系统的高集成度。 SOC 设计包含的内容非常广泛,本文只讨论基于 Synospsy 公司的 ARC HS 处理的 SOC 前端设计相关内容,后端综合及版图相关的没有涉及。 二、环境和工 ...
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分享 Asic设计学习总结-可测性设计
2018-3-7 20:15
一、可测性设计 测试的目的是为了过滤掉流片中有缺陷的芯片。可测性设计,意思是在设计的时候就考虑到测试的问题。通过在原有设计的基础上增加部分电路(增加一小部分电路成本)使得设计出的芯片能够 1 ,通过 ATE 测试很容易的过滤出坏片, 2 ,更加全面的把握芯片的内部节点信息,利于后续芯片 Debug , 3 ...
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分享 Asic设计学习总结-低功耗设计
2018-3-7 20:14
一、低功耗设计 随着手持便携式设备的推广,低功耗设计的问题变得越来越重要。更低的芯片功耗,意味着手持便携设备的使用时间更长、功耗的降低使得芯片的寿命得以提高、散热问题得到控制,设备的体积可以做到更小等等之类的各种好处。低功耗设计是一个整体的概念,意思是它在每个设计层次上都可以进行功耗的 ...
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分享 Asic设计学习总结-静态时序分析
2018-3-7 20:13
一、静态时序分析 一般的电路仿真激励没办法触发所有的时序路径;真实的门级电路单元、金属互联线是有延迟和转换时间的。基于以上两种原因,为了更真实的把握电路运行的时序细节,以避免因时序问题而导致的电路功能出错, IC 设计工程师就不得不对综合前后、版图布局中的电路进行静态时序分析。在前文讲到综 ...
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