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分享 数字前端 高速设计技巧(1) – retime
jake 2021-8-24 02:41
设计中经常会碰到一些非常复杂的逻辑,组合逻辑层数非常多,往往造成无法满足设计的时钟频率要求。 Cadence 综合工具 Genus 支持 retime 技术。 Retime 技术的原理非常简单。例如下图,两级 flop 之间的组合逻辑太大,限制了时钟频率。 Retime 技术类似 pipeline 。 Retime 技术在两级 flop 之间插入 retime sta ...
1647 次阅读|4 个评论 热度 12
分享 数字前端设计基本电路(1)-- 边沿检测
jake 2021-8-6 01:57
如何知道一个信号上升沿或下降沿是否到来?下面是一个简单的边沿检测电路。 这个电路的原理很简单。当 din 上升沿或下降沿到来时, din_re_fe_p 产生一个脉冲。后续电路看到这个脉冲,就知道 din 上升沿或下降沿发生了。 如果 din 是异步输入,前面要加一个两级同步器(其实就是两级 DFF )。 边沿检 ...
1679 次阅读|11 个评论 热度 21
分享 数字前端设计基本电路(2)-- X.5 分频
jake 2021-8-4 10:37
整数分频概念比较简单,这里暂且略过了。 1.5 分频 思路很简单,在 3 个周期里产生两个脉冲,等效于分频 1.5 。 第一个脉冲很容易实现。计数器 2’b00 -- 2’b01 – 2’b10 无限循环,最高位就是每三个周期出现一次的脉冲。第二个脉冲要用到一个 negedge DFF 。两个脉冲 OR 一下,输出就是 1.5 分频。 下面 ...
208 次阅读|2 个评论 热度 1
分享 时钟切换 (2)
jake 2021-8-4 07:11
前几天看到有人讨论如何实现分频时钟 ÷2 , ÷4 , ÷8 , ÷16之间 的切换。 其实这个分频时钟切换很简单,根本不需要额外的切换电路。一个共用的计数器,加一点控制逻辑,就可以了,而且可以实现 2 到 16 任意整数分频率之间的无缝切换。 RTL 示意如下。这里的关键是要等当前周期跑到最后才切换到新的分 ...
252 次阅读|0 个评论 热度 10
分享 Tap cell, well tap, well pickup, 如何判断标准元库是否tapless
jake 2021-7-24 01:19
先看一张 CMOS 工艺截面图(原图出自 Wikipedia 关于 latch 的文章)。最左边 n-well-n+-contact-Vdd metal 构成 NWELL tap 。最右边 p-substrate-p+-contact-gnd metal 构成 p-sub tap 。这个截面图对应的是最基本的 CMOS 工艺。有的工艺在 NMOS 区域做一个 PWELL , p-well-p+-contact-gnd metal 构成 PWELL t ...
473 次阅读|0 个评论
分享 后端P&R加入spare cell
jake 2021-7-14 07:58
通常为了以后能实现 functional ECO ,要求在 PR 流程加入 spare cell 。 Spare cell 的选择 很多成熟工艺的标准元库没有特殊的 ECO cell , spare cell 只能使用普通的门。通常会选一些常用地门加少许 DFF 作为 spare cell 。我个人比较喜欢 MUX ,改一下连线可以很方便地实现 AND, OR, INV 功能。 ...
347 次阅读|0 个评论
分享 Voltus功耗分析
jake 2021-6-20 22:36
数字电路到了一定规模,把数字电路网表转成原理图,通过跑 Spectre/Ultramsim 仿真来获得功耗就变得 mission impossible 了。 新的运算工具应运而生。 Voltus 的前生是 EPS (Encounter Power System) ,是一款非常优秀的功耗分析工具。 数字电路功耗包括下面三个部分。 1. Switching power 这部分功耗来自各 ...
2481 次阅读|10 个评论 热度 11
分享 Cadence Xcellium Incisiv code coverage 代码覆盖设置与生成
jake 2021-6-19 23:10
C 家仿真器以前的名字叫 Incisiv ,现在改称为 Xcelium 。 C 家的仿真器非常强大,不仅可以做数字仿真,还可以做混合信号仿真。 考量验证质量最基本的方法就是 code coverage ,原理就是跑仿真的时候记录 RTL 的各行代码是否激励 exercise 过。跑完所有的 test case ,如果合并的 code coverage 显示 RTL 中某些代 ...
384 次阅读|0 个评论
分享 Innovus Verilog 网表导入Cadence Virtuoso生成原理图
jake 2021-5-29 07:50
混合信号 (Mixed Signal) 芯片中数字部分通常被当作一个模块。在 Innovus 中实现后,需要把 Innovus 的 Verilog 网表导入导入到 Virtuoso 中生成原理图, symbol view ,随后在 top level 把数字模块和其他模拟模块连接起来。 前提条件是 Cadence 里有标准元的库。 第一步:在 Cadence 里建一个库。 第二步: ...
476 次阅读|0 个评论
分享 Innovus 调用 Quantus QRC 生成 signoff SPEF
jake 2021-5-28 12:15
以前常用的 flow 是从 Innovus 导出 GDS 或 DEF ,在命令行跑 Quantus QRC 生成 SPEF 。 现在 Innovus 改进了,可以直接在 Innovus 环境里调用 Quantus QRC 生成 signoff 质量的 SPEF ,非常方便。 Quantus QRC 需要 qrcTechFile , MMMC 设置里必须要指定不同 RC corner 对应的 qrcTechFile ...
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