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日志

分享后仿 SDF 反标: jake 2021-2-26 08:57; 如果激励 (stimulus) 正确， SDF 反标后仿 (SDF back annotated gate level simulation) 大概是最接近实际的仿真了。即使跑得慢，还是应该尽可能在各个 corner 下把所有的 test case 都跑一遍。 SDF 反标可以通过 Verilog task $sdf_annotate 实现。 $sdf_annotate 是 Verilog 标准的一部分，具体细节 ...; 979 次阅读|0 个评论热度 10

分享时钟切换（1）: jake 2021-1-31 07:29; 刚入行时最早看到的时钟切换电路出自下面这篇文献，第 20 页， Trouble-Free Switching Between Clocks 。这篇极短的小文章可能是 Xilinx 元老 Peter Alfke 写的。 Peter 是我非常敬重的前辈，读过几篇他写的数字电路小文章，非常实用，受益匪浅。 https://www.xilinx.com/publications/archives/xcell/Xcel ...; 1737 次阅读|12 个评论热度 11

分享快速上手C 家综合工具 Genus: jake 2021-1-24 01:55; Genus 是 C 家的综合工具，优质，好用。 Genus 内含一个小工具，可以生成各种不同 flow 的模板，可以帮助用户快速上手。看懂这些模板里的命令，加加减减，就可以有自己的综合脚本了。生成一个最 basic 的模板 write_template -outfile genus_template_basic.tcl 生成一个 ...; 1881 次阅读|0 个评论热度 10

分享为啥时钟毛刺会毁了整个设计 -- min pulse width: jake 2021-1-16 01:45; 合格的设计人员知道要避免 clock path 上的毛刺，但 99% 却讲不清究竟为什么。 Clock path 上的毛刺对同步数字电路是致命的。这和 flip flops 的一个隐蔽 timing 要求有关 -- min pulse width ，最小时钟脉冲宽度。下面是 .lib 某个 D flip flop 时钟 min_pulse_width 要求的例 ...; 2248 次阅读|7 个评论热度 12

分享数字电路DFT: jake 2021-1-15 02:44; 设计 day1 就应该考虑 DFT 了，尤其是设计时钟模块，复位模块时。数字电路最常用的 DFT 就是加 scan chain 。用 ATPG 工具产生 scan pattern 可以很高效地判断片子内部是否有缺陷。测试时间是成本的重要部分。 Die 在 ATE 上多花 1ms 的测试时间，都会 ...; 2112 次阅读|13 个评论热度 12

分享同步复位电路 reset synchronizer: jake 2021-1-14 10:02; 什么是同步复位电路 reset synchronizer? 下图是一个最简单的同步复位电路。这个电路的输出 rstn_sync 用作后续电路中 D flip flop 的复位信号。这个电路的工作原理是： - PorZ 低电平，同步复位电路里的两个 D flip flop 都被复位。电路的输 ...; 884 次阅读|0 个评论

分享先进工艺的硬伤 -- leakage: jake 2021-1-11 10:55; 先进工艺的好处就不讲了。以最常用的D Flip Flop 为例，查了同一家 Foundary 的几个PDK。 65/55nm: 9nA 40nm ULP: 22nA 22nm ULL: 91nA 假设芯片在待机状态下有100个DFF需要继续工作，其他数字电路全部断电。即使这100个 DFF 只跑 32KHz，不算 dynamic power，仅仅 leakage 这一项，电 ...; 1400 次阅读|9 个评论热度 14

分享对 SRAM 的一些偏见: jake 2021-1-9 03:00; 刚入行的时候SRAM用得很多。通信芯片，需要存储很多数据。几年后换到一家百年老店，惊讶地发现绝大部分PDK里没有memory compiler。 Analog工艺PDK全都没有memory compiler，需要定制。想了想，觉得老店很有道理。开店是为了赚钱，是不择手段的。弃用，或慎用SRAM，也是老店八卦六十四式的一招。 ...; 1876 次阅读|13 个评论热度 16

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