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日志

分享 DC
2018-6-21 14:59
DC: 了解一下 design compiler: RTL code == verilog netlist 分三步: 1. ...
个人分类: DC|328 次阅读|0 个评论
分享 TIE CELL
2017-9-22 14:48
关于tie cell的认识 关于ti ...
个人分类: Digital IC Junior|1710 次阅读|1 个评论
分享 ICC
2017-9-19 09:36
好记性不如烂笔头。 在学习icc(在纸上做的笔记,最后都丢了)写日志做笔记。 现在的目标是熟悉icc的界面,简单的命令,还有能跑flow。 1.sram pin floating get_flat_nets -of $pin:会出现两种情况,得到一个net,得不到net。 ...
个人分类: Digital IC Junior|644 次阅读|0 个评论
分享 DRC LVS
2017-9-19 09:29
工作后最大的幸运是遇到一位好老师,刚入职,一定要找一个有耐心的老师带你,我很幸运。 DRC LVS: drc 还是比较简单的(10nm工艺之前),底层的东西也就那些. lvs比较难,特别是做pr的是新手,简直要抓狂。 drc : 1.规则文件(rule/deck fil ...
个人分类: Digital IC Junior|1077 次阅读|1 个评论 热度 1
分享 成长笔记
2017-9-12 17:48
15年6月毕业,到现在17年9月,我已经工作了两年零三个月。 15年考电子科大,梦断复试,依稀记得自己面试的时候,像是动物园里的猴子,被一群老师围着,问各种问题。从小在农村长大的我,哪里经历过这种场面,当场懵逼。哈哈哈,现在想想 去成都复试办的事真的好逗b。比如,我竟然在老乡的鼓舞下,跑去给教 ...
个人分类: Digital IC Junior|431 次阅读|0 个评论
分享 vi小技巧
2017-9-12 11:05
好记性不如烂笔头。。。 关于vi/vim ,有些很好用的技巧: u 【撤销】 ctrl + shift +r 【反撤销】 ma 【做标记,press a 可以将光标移动到标记行】 1.&nbs ...
个人分类: Digital IC Junior|430 次阅读|0 个评论
分享 setup time 和hold的坎坷路程。
2017-5-6 14:21
好记性不如烂笔头。 1.D触发器生而具有setup time 和hold time: 因为器件内部net delay !=0 logic device delay !=0;所以setup time和hold time就成了D触发器的衍生品。 2.对于画过layout的人来说理解起来比较容易: 实际上D触发器内部的结构类似于 ...
个人分类: Digital IC Junior|627 次阅读|0 个评论
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