"实时RC提取，作图过程实时反馈，EM检查...",作为virtuoso的一款实用性较强的工具，layout EAD显然有吸引我的诸多理由。但是笔者自2020年从业至今，除了一个小时不到的cadence公司员工演示外，未能接触到更系统的软件使用培训，virtuoso作为最复杂的工业软件之一，即便是cadence公司的员工抑或是经验丰富的模拟领域老法师都不敢说自己完全把该软件玩明白了。故而在使用virtuoso的各类功能时，如果能自己建立一套教程，哪怕是汉化virtuoso的help文档都会是一件十分有意义的事情，在某一个节点的解释上或许能正好帮到经验不丰富的小法师，所谓工欲善其事，必先利其器，对virtuoso有更充分的了解，就是利器的过程。layout EAD因此，引起了笔者的关注。

       我们了解一下这工具是干嘛的。

       EAD即为电气感知设计（Virtuoso Electrically Aware Design），在当下的芯片设计中先进集成电路尺寸的减小意味着导线宽度越来越小，容纳的器件增多，连接导线的长度越来越长。此外，流过导线的电流密度呈指数级增加。因此，集成电路变得更容易受到电迁移（EM）的影响（电迁移是金属原子在导体中的逐渐位错）。

       为了生产可靠和可持续的集成电路，设计者必须进行全面的电迁移检查，并确保每个cell的物理设计在结构上是正确的，并经过优化以满足设计意图。（EAD）允许设计者从原理图仿真中获取当前电气数据，在编辑布局、执行EM检查和修复违规行为时提取和可视化RC寄生现象。以此进一步从部分或完整布局中提取寄生效应，并重新运行仿真以检查是否满足输出规范。对RC寄生敏感，EM规范严格的版图（电荷泵或者振荡器），经验十分丰富的电路工程师和版图工程师那都是一把过，如笔者这样不上不下画图还慢的人碰上喜欢改图的模拟电路工程师那真的是会谢，毕竟没人愿意一遍二遍三遍的改图，只是因为后仿要等版图画完了才能进行，有没有在过程中解决这个问题的办法呢，显然，cadence公司发现了这个痛点，并将需求合入了virtuoso中，只不过，大多数人没有用上罢了。

       该工具的使用体验尚未知晓，笔者预估在模拟前端和后端的配合下，项目周期有缩短的可能，希望有用上的同学能跟我交流一下。