日志

Innovus Verilog 网表导入Cadence Virtuoso生成原理图

热度 16已有 12392 次阅读| 2021-5-29 07:50 |系统分类:芯片设计

混合信号(Mixed Signal)芯片中数字部分通常被当作一个模块。在Innovus中实现后，需要把Innovus的verilog 网表导入导入到virtuoso中生成原理图，symbol view，随后在top level把数字模块和其他模拟模块连接起来。

前提条件是Cadence里有标准元的库。

第一步：在Cadence里建一个库。

第二步：从CIW，File – Import – Verilog，在菜单里填上需要的信息。下面是一个例子。

这里Target Library Name填上第一步建的库。Reference Libraries 填上标准元库的名字。

点”OK”后工具会自动读入Verilog 网表并生成原理图。跑完后会产生一个类似下面的log文件。可以看一下，确定流程中工具正确用到了Reference Libraries。

数字模块的原理图可以放到ADE里和模拟模块一起仿真。如果数字电路大的话，仿真会比较慢，建议还是走AMS flow 更方便一些。

回复 jake 2024-3-29 01:42: 户下之羽: 请问带电源和地端口的原理图应该怎么生成？
要看Cadence库里的std cell电源和地是怎么设置的

回复超级人机 2025-3-17 14:37: 请问下导入后log file文件里面显示的INFO(VERILOGIN-126):Unable to find the verilog definition for module...这些会对电路有影响吗

回复 hglsy 2025-3-17 16:27: 请教下：Reference Libraries 填上标准元库的名字，这里的标准元库是指什么，我打开后默认是“sample basic”

回复 jake 2025-3-18 09:00: 超级人机: 请问下导入后log file文件里面显示的INFO(VERILOGIN-126):Unable to find the verilog definition for module...这些会对电路有影响吗
不影响

回复 jake 2025-3-18 09:03: hglsy: 请教下：Reference Libraries 填上标准元库的名字，这里的标准元库是指什么，我打开后默认是“sample basic”
标准元库 - 与非门D触发器等等的库。如果打开Cadence后默认没有，可以在cds.lib里加上。