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Innovus Verilog 网表导入Cadence Virtuoso生成原理图

热度 13已有 10981 次阅读| 2021-5-29 07:50 |系统分类:芯片设计

混合信号(Mixed Signal)芯片中数字部分通常被当作一个模块。在Innovus中实现后,需要把Innovusverilog 网表导入导入到virtuoso中生成原理图,symbol view,随后在top level把数字模块和其他模拟模块连接起来。

前提条件是Cadence里有标准元的库。

第一步:在Cadence里建一个库。

第二步:从CIWFile – Import – Verilog,在菜单里填上需要的信息。下面是一个例子。

image.png

这里Target Library Name填上第一步建的库。Reference Libraries 填上标准元库的名字。

”OK”后工具会自动读入Verilog 网表并生成原理图。跑完后会产生一个类似下面的log文件。可以看一下,确定流程中工具正确用到了Reference Libraries

image.png

数字模块的原理图可以放到ADE里和模拟模块一起仿真。如果数字电路大的话,仿真会比较慢,建议还是走AMS flow 更方便一些。

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刚表态过的朋友 (11 人)

发表评论 评论 (3 个评论)

回复 jjm_997 2023-8-25 16:28
请问生成的原理图是不是 不带电源的?
回复 户下之羽 2024-3-28 10:22
请问带电源和地端口的原理图应该怎么生成?
回复 jake 2024-3-29 01:42
户下之羽: 请问带电源和地端口的原理图应该怎么生成?
要看Cadence库里的std cell电源和地是怎么设置的

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