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日志

先进工艺的硬伤 -- leakage

热度 12已有 823 次阅读2021-1-11 10:55 |系统分类:芯片设计

先进工艺的好处就不讲了。 

以最常用的D Flip Flop 为例,查了同一家 Foundary 的几个PDK。 

65/55nm:  9nA 

40nm ULP: 22nA

22nm ULL: 91nA

假设芯片在待机状态下有100个DFF需要继续工作,其他数字电路全部断电。 即使这100个 DFF 只跑 32KHz,不算 dynamic power,仅仅 leakage 这一项,电流消耗为: 

65/55nm: 0.9 uA

40nm:     2.2 uA 

22nm:     9.1 uA 

如果这个芯片是给苹果手表做的,后面两个方案基本是立马被拒了。 

绝大部分速度要求不高的场合, 先进工艺可能不是很好的选择。 Mask价格贵得离谱就不说了,仅低功耗这一项, 先进工艺就不占优势了。 即使速度有要求, 在设计上多动点脑筋, 在架构上多优化, 老工艺一样可以跑得非常快。 130nm, 跑400,500MHz,也是做得到的。 

看到国内这么多年轻的公司纷纷上28nm, 14nm, 有感而发。 人微言轻,但还是希望能避免一些不必要的学费。 

发表评论 评论 (6 个评论)

回复 670172240 2021-1-13 15:03
看到这个问题,请问一下前辈, 除了功耗的问题,如何查看一个工艺的速度性能? 举个例子,模拟电路中可以用ft来代表一个管子的极限速度,那数字中,工艺库哪个文件会用一个基本的单元来告诉设计者,你的速度设计极限是多少?
回复 jake 2021-1-14 00:38
670172240: 看到这个问题,请问一下前辈, 除了功耗的问题,如何查看一个工艺的速度性能? 举个例子,模拟电路中可以用ft来代表一个管子的极限速度,那数字中,工艺库哪个文 ...
有个简洁办法估算速度。 找到PDK里标准元的.lib文件,打开对应最慢PVT的那个.lib文件(通常是wc, low supply, high temp)。 在文件里找最常用DFF的timing。 通常最常用的 DFF 有 D,SD, SE, CLK, CN, Q pin。 找到 D pin 的 setup, Q pin clock-to-Q。 取两个表中间的数字,加起来差不多就是理论最快频率的周期。
再找几个NAND,BUF之类的 gate, 看一下 A->Y, I->Y 的 timing。 假设 DFF 到 DFF 之间有 4,5 个这样的 gate,  加到上面 DFF 的 setup, clk-to-q, 差不多就是设计可实现最快频率的周期。
如果电路复杂,DFF到DFF之间的逻辑有很多层,上面这个数字会大大折扣。
回复 670172240 2021-1-14 09:55
嗷嗷,好的,谢谢,理解了,我之前都是自己手搭一个看看,但是这样又跟标准单元库对不上,这个方法快速一点!再次感谢
回复 yksky8 2021-1-16 01:37
FDSOI的工艺是不是会不FinFET这类工艺在leakage上好一点,但速度就没有FinFET快了
回复 jake 2021-1-16 02:07
yksky8: FDSOI的工艺是不是会不FinFET这类工艺在leakage上好一点,但速度就没有FinFET快了
没有用过 FDSOI 工艺,无法评论,抱歉。
对新工艺可能还是要审慎一些,避免趟雷。
回复 jake 2021-1-16 03:33
yksky8: FDSOI的工艺是不是会不FinFET这类工艺在leakage上好一点,但速度就没有FinFET快了
快速查了一下,只有几家有这个工艺,ST, GF。 ST 应该是不提供 foundry service 的。 GF 不知道是否成熟。 如果没有可靠,价格合理的 foundry,那就没法用了。

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