设为首页收藏本站

eetop公众号

创芯大讲堂

创芯人才网

切换到宽版

手机号码，快捷登录

创芯云服务 : 创芯大讲堂 | 创芯人才网 | 数字IC职业培训 EETOP诚邀线上IC培训讲师!

搜帖子

EETOP 创芯网论坛 (原名：电子顶级开发网) › 日志

日志

电子书| FPGA/CPLD|

分享【转】FPGA网站大全: jerome555 2009-5-16 16:50; FPGA网站大全收集的不是很到位，不过希望对大家有帮助！ 1. OPENCORES.ORG 这里提供非常多，非常好的PLD了内核，8051内核就可以在里面找到。进入后，选择project或者由http//www.opencores.org/browse.cgi/by_category进入。对于想了解这个行业动态人可以看看它的投票调查。 http://www.opencores.org/polls.cgi/li ...; 个人分类: FPGA/CPLD|2567 次阅读|0 个评论

分享时序分析的常用概念: jerome555 2009-5-15 22:23; 1、Clock Setup Time (tsu)：所谓时钟建立时间就是指时钟到达前，数据和使能已经准备好的最小时间间隔。 Altera 的tsu定义如下：tsu = Data Delay – Clock Delay + Micro tsu Micro tsu：指的是一个触发器内部的建立时间，它是触发器的固有属性，一般典型值小于1~2ns。在Altera的Micro tsu为setup时间，用Tset ...; 个人分类: FPGA/CPLD|1709 次阅读|0 个评论

分享 FPGA学习小结（一）: jerome555 2009-5-8 09:41; 1、状态机的问题，尽量不要写出太大的状态机，宁愿用一些小型的状态机来相互关联。 2、推荐大家使用timequest来做时序约束，好处是，它可能对你的时序约束和你的设计对照做分析，在做时序分析之前，先对你的约束做分析，然后告诉你，你有多少该做的事情而没有做的（为被约束的路径）还有多少你要求做的 ...; 个人分类: FPGA/CPLD|1208 次阅读|0 个评论

关闭

站长推荐 /1

小黑屋| 关于我们| 联系我们| 在线咨询| 隐私声明| EETOP 创芯网
( 京ICP备:10050787号京公网安备:11010502037710 )

GMT+8, 2024-5-10 10:37 , Processed in 0.011015 second(s), 3 queries , Gzip On, Redis On.

eetop公众号

创芯大讲堂

创芯人才网

返回顶部